JP2841724B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2841724B2 JP2841724B2 JP13884290A JP13884290A JP2841724B2 JP 2841724 B2 JP2841724 B2 JP 2841724B2 JP 13884290 A JP13884290 A JP 13884290A JP 13884290 A JP13884290 A JP 13884290A JP 2841724 B2 JP2841724 B2 JP 2841724B2
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- Japan
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- drain
- distributed constant
- gate
- terminating resistor
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- Microwave Amplifiers (AREA)
Description
【発明の詳細な説明】 〔概要〕 FETを用いた分布定数回路よりなる半導体装置、例え
ば広帯域増幅器に関し、 小型化が可能であり、且つ広い周波数帯域にわたって
安定した周波数特性を得ることのできる広帯域増幅器を
提供することを目的とし、 ソース電極、ゲート電極、ドレイン電極が互いに平行
に配置された、入力信号を増幅するための電界効果トラ
ンジスタと、該ゲート電極の一端に接続された入力端子
と、該ゲート電極の他端に接続された終端抵抗と、該ド
レイン電極において、該入力端子に近く位置する一端に
接続された終端抵抗と、該ドレイン電極の他端に接続さ
れた出力端子とを有し、且つ該ゲート電極、該ドレイン
電極からなる各信号伝播線路は、それぞれ前記終端抵抗
にて整合されているように構成する。
ば広帯域増幅器に関し、 小型化が可能であり、且つ広い周波数帯域にわたって
安定した周波数特性を得ることのできる広帯域増幅器を
提供することを目的とし、 ソース電極、ゲート電極、ドレイン電極が互いに平行
に配置された、入力信号を増幅するための電界効果トラ
ンジスタと、該ゲート電極の一端に接続された入力端子
と、該ゲート電極の他端に接続された終端抵抗と、該ド
レイン電極において、該入力端子に近く位置する一端に
接続された終端抵抗と、該ドレイン電極の他端に接続さ
れた出力端子とを有し、且つ該ゲート電極、該ドレイン
電極からなる各信号伝播線路は、それぞれ前記終端抵抗
にて整合されているように構成する。
本発明は、FET（Field Effect Transistor）を用いた
分布定数回路よりなる半導体装置、例えば広帯域増幅器
に関する。
分布定数回路よりなる半導体装置、例えば広帯域増幅器
に関する。
近年増幅器の中でも、広い周波数帯域にわたって増幅
が可能な広帯域増幅器が利用されている。そして、高性
能な広帯域増幅器を実現する上で、広い周波数帯域にわ
たって安定した高利得を得られることが要求されてい
る。
が可能な広帯域増幅器が利用されている。そして、高性
能な広帯域増幅器を実現する上で、広い周波数帯域にわ
たって安定した高利得を得られることが要求されてい
る。
第３図は、広帯域増幅器の従来の配線パターンを示す
説明図であり、１は入力端子、２は出力端子、31、32は
終端抵抗であり、41、42、43はそれぞれソース、ゲー
ト、ドレイン電極、51、52はマイクロストリップ線路で
ある。
説明図であり、１は入力端子、２は出力端子、31、32は
終端抵抗であり、41、42、43はそれぞれソース、ゲー
ト、ドレイン電極、51、52はマイクロストリップ線路で
ある。
本図における広帯域増幅器は、５個のFETが並列接続
された回路より構成されており、ソース電極41は接地さ
れている。
された回路より構成されており、ソース電極41は接地さ
れている。
またマイクロストリップ線路51、52はそれぞれインダ
クタンス成分L1、L2を有しており、FETはそれぞれゲー
ト・ソース間容量（ゲート・容量Cg）、ドレイン・ソー
ス間容量（ドレイン容量Cd）を有している。従って本配
線パターンの入力側では、入力端子１から終端抵抗31へ
の信号伝播線路として見た時に、インダクタンスL1とゲ
ート容量Cgによる疑似分布定数回路を形成している。ま
た同様に出力側では、終端抵抗32から出力端子２への信
号伝播線路として見た時に、インダクタンスL2とドレイ
ン容量Cdによる疑似分布定数回路を形成している。
クタンス成分L1、L2を有しており、FETはそれぞれゲー
ト・ソース間容量（ゲート・容量Cg）、ドレイン・ソー
ス間容量（ドレイン容量Cd）を有している。従って本配
線パターンの入力側では、入力端子１から終端抵抗31へ
の信号伝播線路として見た時に、インダクタンスL1とゲ
ート容量Cgによる疑似分布定数回路を形成している。ま
た同様に出力側では、終端抵抗32から出力端子２への信
号伝播線路として見た時に、インダクタンスL2とドレイ
ン容量Cdによる疑似分布定数回路を形成している。
第４図は、第３図における配線パターンが構成する疑
似分布定数回路を示す説明図であり、同図（ａ）は入力
側における回路、同図（ｂ）は出力側における回路であ
る。
似分布定数回路を示す説明図であり、同図（ａ）は入力
側における回路、同図（ｂ）は出力側における回路であ
る。
図中4a、4bは、それぞれゲート容量Cg、ドレイン容量
Cdに相当するコンデンサ、4cは電流源、5a、5bはそれぞ
れインダクタンスL1、L2に相当するコイルである。
Cdに相当するコンデンサ、4cは電流源、5a、5bはそれぞ
れインダクタンスL1、L2に相当するコイルである。
入力側の疑似分布定数回路における特性インピーダン
スはZ1＝（L1/Cg）1/2にて表され、該インピーダンスZ1
は、入力端子１に接続される回路の内部抵抗と等しい値
に設定されている。そして同回路の終端にも、該特性イ
ンピーダンスZ1と等しい値を有する終端抵抗31が接続さ
れており、前記内部抵抗、特性インピーダンスZ1、終端
抵抗31は整合されている。
スはZ1＝（L1/Cg）1/2にて表され、該インピーダンスZ1
は、入力端子１に接続される回路の内部抵抗と等しい値
に設定されている。そして同回路の終端にも、該特性イ
ンピーダンスZ1と等しい値を有する終端抵抗31が接続さ
れており、前記内部抵抗、特性インピーダンスZ1、終端
抵抗31は整合されている。
一方出力側の回路における特性インピーダンスはZ2＝
（L2/Cd）1/2にて表され、該インピーダンスZ2は出力端
子２に接続される回路の内部抵抗と等しい値に設定され
ている。そして回路の他端にも、該特性インピーダンス
Z2と等しい値を有する終端抵抗32が接続されており、前
記内部抵抗、特性インピーダンスZ2、終端抵抗32は整合
されている。
（L2/Cd）1/2にて表され、該インピーダンスZ2は出力端
子２に接続される回路の内部抵抗と等しい値に設定され
ている。そして回路の他端にも、該特性インピーダンス
Z2と等しい値を有する終端抵抗32が接続されており、前
記内部抵抗、特性インピーダンスZ2、終端抵抗32は整合
されている。
このため本回路において入力端子１に印加された高周
波信号は、反射を起こすことなく第４図（ａ）に示す疑
似分布定数回路を通過していき、終端抵抗31に吸収され
る。そして該高周波信号は５個のFETにて増幅され、同
図（ｂ）に示す疑似分布定数回路をやはり反射を起こす
ことなく通過していき、出力端子２に到達する。
波信号は、反射を起こすことなく第４図（ａ）に示す疑
似分布定数回路を通過していき、終端抵抗31に吸収され
る。そして該高周波信号は５個のFETにて増幅され、同
図（ｂ）に示す疑似分布定数回路をやはり反射を起こす
ことなく通過していき、出力端子２に到達する。
入力端子１及び出力端子２に接続する回路は、内部抵
抗が50Ωのものが通常適用されている。即ち２つの疑似
分布定数回路も、整合をとるためにその特性インピーダ
ンスは50Ωに設定する必要がある。
抗が50Ωのものが通常適用されている。即ち２つの疑似
分布定数回路も、整合をとるためにその特性インピーダ
ンスは50Ωに設定する必要がある。
しかしながらFETが有するゲート容量Cg、ドレイン容
量Cdが大きいために、特性インピーダンスを一定値に設
定するために、インダクタンスL1、L2の値も大きくする
必要があった。例えば特性インピーダンスを50Ωとした
とき、ゲート容量が0.3pFであるならば、計算上インダ
クタンス成分は0.75nHとする必要がある。このため本回
路の配線パターンでは、マイクロストリップ線路52、52
のインダクタンス成分を必要値とするために、第３図に
示す如く該マイクロストリップ線路51、52を長くしなけ
ればならなかった。だがこの長いマイクロストリップ線
路51、52は、広帯域増幅器を小型化するにあたっての大
きな問題となった。
量Cdが大きいために、特性インピーダンスを一定値に設
定するために、インダクタンスL1、L2の値も大きくする
必要があった。例えば特性インピーダンスを50Ωとした
とき、ゲート容量が0.3pFであるならば、計算上インダ
クタンス成分は0.75nHとする必要がある。このため本回
路の配線パターンでは、マイクロストリップ線路52、52
のインダクタンス成分を必要値とするために、第３図に
示す如く該マイクロストリップ線路51、52を長くしなけ
ればならなかった。だがこの長いマイクロストリップ線
路51、52は、広帯域増幅器を小型化するにあたっての大
きな問題となった。
また分布定数回路において入力端子に印加される信号
が超高周波になると、該回路における実効インダクタン
スは周波数に伴って変化し、位相遅れが生じるようにな
る。しかしこの現象は、該分布定数回路におけるコイル
の長さｌが〔ｌ＜＜λ/8（λは波長）〕を満たしている
限りほとんど生じない。
が超高周波になると、該回路における実効インダクタン
スは周波数に伴って変化し、位相遅れが生じるようにな
る。しかしこの現象は、該分布定数回路におけるコイル
の長さｌが〔ｌ＜＜λ/8（λは波長）〕を満たしている
限りほとんど生じない。
しかしながら従来の配線パターンでは、分布定数回路
のコイルに相当するマイクロストリップ線路51、52を長
くする必要があったために、前記現象が顕著となってし
まった。そして実効インダクタンスL1、L2の変化疑似分
布定数回路の特性インピーダンスを変化させたため、終
端抵抗31、32が整合をとれなくなり、反射を発生させて
しまったのである。そして反射の発生は利得の低下を招
くため、従来の広帯域増幅器は超高周波帯において利得
が低下し、安定した周波数特性を得ることができないと
いう問題があった。
のコイルに相当するマイクロストリップ線路51、52を長
くする必要があったために、前記現象が顕著となってし
まった。そして実効インダクタンスL1、L2の変化疑似分
布定数回路の特性インピーダンスを変化させたため、終
端抵抗31、32が整合をとれなくなり、反射を発生させて
しまったのである。そして反射の発生は利得の低下を招
くため、従来の広帯域増幅器は超高周波帯において利得
が低下し、安定した周波数特性を得ることができないと
いう問題があった。
ところでFETの並列接続を行わずに１つのFETにて回路
を構成した場合は、出力が小さくなる代わりに長いマイ
クロストリップ線路は必要なくなる。
を構成した場合は、出力が小さくなる代わりに長いマイ
クロストリップ線路は必要なくなる。
第５図は、従来の配線パターンにおいてFETを１つと
した場合を示す配線図であり、第６図は第５図における
等価回路を示す説明図である。同図（ａ）は入力側の等
価回路、同図（ｂ）は出力側の等価回路を示している。
した場合を示す配線図であり、第６図は第５図における
等価回路を示す説明図である。同図（ａ）は入力側の等
価回路、同図（ｂ）は出力側の等価回路を示している。
しかしながらこの場合の入力側及び出力側における等
価回路は、第６図の如く信号の伝播方向に対して該FET
の容量成分が直列に接続された形になる。このため前述
のような、伝播線路にFETの容量成分が並列に接続され
る分布定数回路は構成されなくなるのである。
価回路は、第６図の如く信号の伝播方向に対して該FET
の容量成分が直列に接続された形になる。このため前述
のような、伝播線路にFETの容量成分が並列に接続され
る分布定数回路は構成されなくなるのである。
伝播線路において分布定数回路が構成されない場合、
分布定数回路の特性インピーダンスから値が設定される
終端抵抗によって、該伝播線路の整合をとることは不可
能となる。従って本回路にて整合をとる場合は、FETと
入力及び出力端子との間にそれぞれ複雑な整合回路を新
たに構成する必要が生じてしまうのである。しかもこの
整合回路は、増幅器の帯域を広くとるためには複雑段接
続しなければならなかった。従ってこの回路により広帯
域増幅器を構成しようとした場合も、やはり小型化する
ことは困難であった。
分布定数回路の特性インピーダンスから値が設定される
終端抵抗によって、該伝播線路の整合をとることは不可
能となる。従って本回路にて整合をとる場合は、FETと
入力及び出力端子との間にそれぞれ複雑な整合回路を新
たに構成する必要が生じてしまうのである。しかもこの
整合回路は、増幅器の帯域を広くとるためには複雑段接
続しなければならなかった。従ってこの回路により広帯
域増幅器を構成しようとした場合も、やはり小型化する
ことは困難であった。
本発明は小型化が可能であり、且つ広い周波数帯域に
わたって安定した周波数特性を得ることのできる広帯域
増幅器を提供することを目的とする。
わたって安定した周波数特性を得ることのできる広帯域
増幅器を提供することを目的とする。
本発明は上記課題を解決するために、ソース電極、ゲ
ート電極、ドレイン電極が互いに平行に配置された、入
力信号を増幅するための電界効果トランジスタと、該ゲ
ート電極の一端に接続された入力端子と、該ゲート電極
の他端に接続された終端抵抗と、該ドレイン電極におい
て、該入力端子に近く位置する一端に接続された終端抵
抗と、該ドレイン電極の他端に接続された出力端子とを
有し、且つ該ゲート電極、該ドレイン電極からなる各信
号伝播線路は、それぞれ前記終端抵抗にて整合されてい
るように構成する。
ート電極、ドレイン電極が互いに平行に配置された、入
力信号を増幅するための電界効果トランジスタと、該ゲ
ート電極の一端に接続された入力端子と、該ゲート電極
の他端に接続された終端抵抗と、該ドレイン電極におい
て、該入力端子に近く位置する一端に接続された終端抵
抗と、該ドレイン電極の他端に接続された出力端子とを
有し、且つ該ゲート電極、該ドレイン電極からなる各信
号伝播線路は、それぞれ前記終端抵抗にて整合されてい
るように構成する。
本発明では使用するFETを１つとし、該FETのソース、
ゲート、ドレイン電極をライン状に且つ互いに平行に配
置している。そして該ゲート電極の一端には入力電子が
接続され、該ドレイン電極においては、該入力端子に遠
く位置する一端に、出力端子が接続されている。
ゲート、ドレイン電極をライン状に且つ互いに平行に配
置している。そして該ゲート電極の一端には入力電子が
接続され、該ドレイン電極においては、該入力端子に遠
く位置する一端に、出力端子が接続されている。
従ってゲート・ソース間及びドレイン・ソース間に
は、無限に小さな容量成分が無限に発生することにな
る。これに伴ってゲート・ドレイン各電極中にも、信号
の伝播方向に沿って無限に小さなインダクタンス成分が
無限に発生することになる。このため本配線パターンの
入力側ではゲート・ソース間にて、出力側ではドレイン
・ソース間にて、微小容量及び微小インダクタンスから
なる分布定数回路が構成される。
は、無限に小さな容量成分が無限に発生することにな
る。これに伴ってゲート・ドレイン各電極中にも、信号
の伝播方向に沿って無限に小さなインダクタンス成分が
無限に発生することになる。このため本配線パターンの
入力側ではゲート・ソース間にて、出力側ではドレイン
・ソース間にて、微小容量及び微小インダクタンスから
なる分布定数回路が構成される。
また該ゲート電極の他端にはゲート・ソース間にて構
成される分布定数回路の特性インピーダンスと等しい値
を有する終端抵抗が接続され、同様に該ドレイン電極の
他端にはドレイン・ソース間にて構成される分布定数回
路の特性インピーダンスと等しい値を有する終端抵抗が
接続されている。上記の如く本発明では信号の伝播線路
に沿って分布定数回路が構成されるため、この結果本発
明における広帯域増幅器では、該終端抵抗により整合を
とることが可能となる。
成される分布定数回路の特性インピーダンスと等しい値
を有する終端抵抗が接続され、同様に該ドレイン電極の
他端にはドレイン・ソース間にて構成される分布定数回
路の特性インピーダンスと等しい値を有する終端抵抗が
接続されている。上記の如く本発明では信号の伝播線路
に沿って分布定数回路が構成されるため、この結果本発
明における広帯域増幅器では、該終端抵抗により整合を
とることが可能となる。
そして上述の如く個々のインダクタンス成分が無限に
小さくなったため、その個々のインダクタンス成分に相
当するコイルの長さｌは〔ｌ＜＜λ/8〕の条件を満たす
ようになった。このため入力信号が超高周波帯であって
も、この分布定数回路における特性インピーダンスの変
動は発生しない。このため本発明の広帯域増幅器は、超
高周波帯を含む広い周波数帯域にわたって、安定した周
波数特性を得ることができるのである。
小さくなったため、その個々のインダクタンス成分に相
当するコイルの長さｌは〔ｌ＜＜λ/8〕の条件を満たす
ようになった。このため入力信号が超高周波帯であって
も、この分布定数回路における特性インピーダンスの変
動は発生しない。このため本発明の広帯域増幅器は、超
高周波帯を含む広い周波数帯域にわたって、安定した周
波数特性を得ることができるのである。
そして本発明では、個々のインダクタンス成分が無限
に小さくなったことから配線パターンを非常に短くする
ことが可能となり、当該装置の小型化を可能としてい
る。
に小さくなったことから配線パターンを非常に短くする
ことが可能となり、当該装置の小型化を可能としてい
る。
第１図は本発明の一実施例における配線パターンを示
す説明図であり、第３図と同一のものは同一の符号で示
している。
す説明図であり、第３図と同一のものは同一の符号で示
している。
本実施例においては、FETとして通常の接合型FETが用
いられており、該FETのソース電極41、ゲート電極42、
ドレイン電極43は互いに平行に配置されている。そして
ソース電極41は接地されており、ゲート電極42の一端に
は入力端子１が、他端には終端抵抗31が接続されてい
る。またドレイン電極43においては、該入力端子１に近
く位置する一端に終端抵抗32が、他端には出力端子２が
接続されている。終端抵抗31には、入力側にて構成され
る分布定数回路の特性インピーダンスと等しい値を有す
るものが用いられており、該回路の整合をとっている。
一方終端抵抗32は、出力側にて構成される分布定数回路
の特性インピーダンスと等しい値を有するものが用いら
れており、該回路の整合をとっている。
いられており、該FETのソース電極41、ゲート電極42、
ドレイン電極43は互いに平行に配置されている。そして
ソース電極41は接地されており、ゲート電極42の一端に
は入力端子１が、他端には終端抵抗31が接続されてい
る。またドレイン電極43においては、該入力端子１に近
く位置する一端に終端抵抗32が、他端には出力端子２が
接続されている。終端抵抗31には、入力側にて構成され
る分布定数回路の特性インピーダンスと等しい値を有す
るものが用いられており、該回路の整合をとっている。
一方終端抵抗32は、出力側にて構成される分布定数回路
の特性インピーダンスと等しい値を有するものが用いら
れており、該回路の整合をとっている。
第２図は、本実施例における配線パターンの等価分布
定数回路を示す説明図であり、第４図と同一のものは同
一の符号で示している。同図（ａ）は入力側に構成され
る分布定数回路であり、同図（ｂ）は出力側に構成され
る分布定数回路である。
定数回路を示す説明図であり、第４図と同一のものは同
一の符号で示している。同図（ａ）は入力側に構成され
る分布定数回路であり、同図（ｂ）は出力側に構成され
る分布定数回路である。
本発明では、入力側回路（ａ）にはゲート・ソース間
に微小容量4aが、出力側回路（ｂ）にはドレイン・ソー
ス間に微小容量4bが無限に発生する。そしてこれに伴
い、ゲート電極42には微小インダクタンス5aが、ドレイ
ン電極43には微小インダクタンス5bが無限に発生するこ
とになる。個々の容量成分及びインダクタンス成分は無
限に小さく、該個々のインダクタンス成分に相当する電
極の長さも無限に短くなる。
に微小容量4aが、出力側回路（ｂ）にはドレイン・ソー
ス間に微小容量4bが無限に発生する。そしてこれに伴
い、ゲート電極42には微小インダクタンス5aが、ドレイ
ン電極43には微小インダクタンス5bが無限に発生するこ
とになる。個々の容量成分及びインダクタンス成分は無
限に小さく、該個々のインダクタンス成分に相当する電
極の長さも無限に短くなる。
このため理論上各電極41、42、43は長さを必要とせ
ず、本発明の広帯域増幅器は小型化することが可能とな
る。
ず、本発明の広帯域増幅器は小型化することが可能とな
る。
また、個々のインダクタンス成分に相当するコイルの
長さが無限に短くなることから、入力信号が超高周波で
あっても分布定数回路の特性インピーダンスは変動しな
い。従って広い周波数帯域にわたって反射は発生せず、
安定した周波数特性を得ることができる。
長さが無限に短くなることから、入力信号が超高周波で
あっても分布定数回路の特性インピーダンスは変動しな
い。従って広い周波数帯域にわたって反射は発生せず、
安定した周波数特性を得ることができる。
本実施例においてインダクタンス成分は、ゲート・ド
レイン各電極42、43の幅を調整することにより設定する
ことが可能である。そしてゲート容量4aは、ゲート電極
42の幅と、ゲート・ソース間の間隔を調整することによ
り設定することが可能である。またドレイン容量4bは、
同じくドレイン電極43の幅と、ドレイン・ソース間の間
隔を調整することにより設定することが可能である。こ
れらインダクタンス成分5a、5b、ゲート、ドレイン各容
量4a、4bを任意の値に設定することにより、任意の特性
インピーダンスを得ることができる。
レイン各電極42、43の幅を調整することにより設定する
ことが可能である。そしてゲート容量4aは、ゲート電極
42の幅と、ゲート・ソース間の間隔を調整することによ
り設定することが可能である。またドレイン容量4bは、
同じくドレイン電極43の幅と、ドレイン・ソース間の間
隔を調整することにより設定することが可能である。こ
れらインダクタンス成分5a、5b、ゲート、ドレイン各容
量4a、4bを任意の値に設定することにより、任意の特性
インピーダンスを得ることができる。
以上説明したように本実施例では、広い周波数帯域に
わたって安定した周波数特性を得ることができるが、FE
Tが１つとなることにより出力は多少小さくなる。しか
しながら本実施例の広帯域の増幅器を複数段並列に接続
することにより、多少回路面積は大きくなるが、より大
きな出力を得ることは可能である。そしてその回路面積
も、従来のように長いマイクロストリップ線路を設ける
よりは、はるかに小型化することが可能である。
わたって安定した周波数特性を得ることができるが、FE
Tが１つとなることにより出力は多少小さくなる。しか
しながら本実施例の広帯域の増幅器を複数段並列に接続
することにより、多少回路面積は大きくなるが、より大
きな出力を得ることは可能である。そしてその回路面積
も、従来のように長いマイクロストリップ線路を設ける
よりは、はるかに小型化することが可能である。
以上説明したように本発明は、配線パターンを非常に
短くすることができるという効果を奏する。
短くすることができるという効果を奏する。
従って当該装置を小型化し、且つ安定した周波数特性
を有することが可能であることから、係わる半導体装置
の性能向上に寄与するところが大きい。
を有することが可能であることから、係わる半導体装置
の性能向上に寄与するところが大きい。
第１図は本発明の一実施例における配線パターンを示す
説明図、 第２図は本発明の一実施例における等価分布定数回路を
示す説明図、 第３図は従来の配線パターンを示す説明図、 第４図は従来の配線パターンにおける等価分布定数回路
を示す説明図、 第５図はFETを単に１つとした場合の配線パターンを示
す説明図、 第６図は、第５図に示す配線パターンにおける入出力等
価回路を示す説明図である。 図中、１……入力端子、 ２……出力端子、 31、32……終端抵抗、 41……ソース電極、 42……ゲート電極、 43……ドレイン電極、 4a、4b……コンデンサ、 4c……電流源、 51、52……マイクロストリップ線路、 5a、5b……コイル。
説明図、 第２図は本発明の一実施例における等価分布定数回路を
示す説明図、 第３図は従来の配線パターンを示す説明図、 第４図は従来の配線パターンにおける等価分布定数回路
を示す説明図、 第５図はFETを単に１つとした場合の配線パターンを示
す説明図、 第６図は、第５図に示す配線パターンにおける入出力等
価回路を示す説明図である。 図中、１……入力端子、 ２……出力端子、 31、32……終端抵抗、 41……ソース電極、 42……ゲート電極、 43……ドレイン電極、 4a、4b……コンデンサ、 4c……電流源、 51、52……マイクロストリップ線路、 5a、5b……コイル。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03F 3/60 H01L 29/80 ＪＯＩＳ ＷＰＩ
Claims (1)
- 【請求項１】ソース電極（41）、ゲート電極（42）、ド
レイン電極（43）が互いに平行に配置された、入力信号
を増幅するための電界効果トランジスタと、 該ゲート電極（42）の一端に接続された入力端子（１）
と、 該ゲート電極（42）の他端に接続された終端抵抗（31）
と、 該ドレイン電極（43）において、該入力端子（１）に近
く位置する一端に接続された終端抵抗（32）と、 該ドレイン電極（43）の他端に接続された出力端子
（２）とを有し、 且つ該ゲート電極（42）、該ドレイン電極（43）からな
る各信号伝播線路は、それぞれ前記終端抵抗（31）、
（32）にて整合されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13884290A JP2841724B2 (ja) | 1990-05-29 | 1990-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13884290A JP2841724B2 (ja) | 1990-05-29 | 1990-05-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432309A JPH0432309A (ja) | 1992-02-04 |
| JP2841724B2 true JP2841724B2 (ja) | 1998-12-24 |
Family
ID=15231470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13884290A Expired - Lifetime JP2841724B2 (ja) | 1990-05-29 | 1990-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841724B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2910681B2 (ja) * | 1996-07-24 | 1999-06-23 | 日本電気株式会社 | 半導体装置 |
| US20080099802A1 (en) * | 2006-10-24 | 2008-05-01 | Michael Vice | Transmission line transistor |
| WO2016125323A1 (ja) * | 2015-02-04 | 2016-08-11 | 三菱電機株式会社 | 半導体装置 |
-
1990
- 1990-05-29 JP JP13884290A patent/JP2841724B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432309A (ja) | 1992-02-04 |
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