JPS63224508A - モノリシツクマイクロ波集積回路多段増幅器 - Google Patents
モノリシツクマイクロ波集積回路多段増幅器Info
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- JPS63224508A JPS63224508A JP62059403A JP5940387A JPS63224508A JP S63224508 A JPS63224508 A JP S63224508A JP 62059403 A JP62059403 A JP 62059403A JP 5940387 A JP5940387 A JP 5940387A JP S63224508 A JPS63224508 A JP S63224508A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＧａＡｓモノリシック集積回路によるマイクロ
波多段増幅器に関するものである。
波多段増幅器に関するものである。
従来の技術
従来のモノリシックマイクロ波集積回路多段増幅器（以
後ＭＭＩＣ多段増幅器と略記）としては、例えば文献、
Ａａｔａ Ｅｌｅｃｔｒｏｎｉａａ （アクタ エレク
トロニカ）、２７．１−２．１９８５ に示されている
。第６図はこの従来のＭＭＩＣ多段増幅器の回路構成を
示すものであり、第８図（、）は等価回路図、第８図（
ｂ）はＧ ａ Ａ ｓチップのパターン図である。
後ＭＭＩＣ多段増幅器と略記）としては、例えば文献、
Ａａｔａ Ｅｌｅｃｔｒｏｎｉａａ （アクタ エレク
トロニカ）、２７．１−２．１９８５ に示されている
。第６図はこの従来のＭＭＩＣ多段増幅器の回路構成を
示すものであり、第８図（、）は等価回路図、第８図（
ｂ）はＧ ａ Ａ ｓチップのパターン図である。
第６図において１，１′はＦＥＴ、２，２′は入力整合
回路、３，３′は出力整合回路、４は入力端子、５は出
力端子、６，６′はゲートバイアス端子、７．７′はド
レインバイアス端子、８．ぎ、 ９．９’はバイパス容
量、１０．１０’は直流阻止容量、１１はＧ ａ Ａ
ｓチップである。入力整合回路２，２′はそれぞれ直列
ストリップ線路１２．１２’と並列ストリップ線路１３
．１３’とで構成され、出力整合回路３，３′はそれぞ
れ直列ストリップ線路１４゜１４′と並列ストリップ線
路１５．１５’とで構成されている。そしてＦＥＴ１．
１’のゲートバイアス電圧は端子６，６′からゲート端
子１６．１６’に印加され、ＦＥＴ１．１’のドレイン
バイアス電圧は端子７，７′からＦＥＴ１．１’のドレ
イン端子１７゜１７′に印加される。
回路、３，３′は出力整合回路、４は入力端子、５は出
力端子、６，６′はゲートバイアス端子、７．７′はド
レインバイアス端子、８．ぎ、 ９．９’はバイパス容
量、１０．１０’は直流阻止容量、１１はＧ ａ Ａ
ｓチップである。入力整合回路２，２′はそれぞれ直列
ストリップ線路１２．１２’と並列ストリップ線路１３
．１３’とで構成され、出力整合回路３，３′はそれぞ
れ直列ストリップ線路１４゜１４′と並列ストリップ線
路１５．１５’とで構成されている。そしてＦＥＴ１．
１’のゲートバイアス電圧は端子６，６′からゲート端
子１６．１６’に印加され、ＦＥＴ１．１’のドレイン
バイアス電圧は端子７，７′からＦＥＴ１．１’のドレ
イン端子１７゜１７′に印加される。
発明が解決しようとする問題点
以上のような従来のＭＭＩＣ多段増幅器では、■ バイ
アス端子６ 、８ ’、 ７ 、７’からバイアス電圧
を印加する回路構成なので、２段のＭＭＩＣ増幅器をパ
ッケージに実装する場合、パッケージに必要な端子は接
地端子を除いて少なくとも６端子（入力端子、出力端子
、バイアス電圧印加用の４端子の合計６端子）が必要と
なり、端子数が多くなることによシパッケージの構成が
複雑になる、■ パッケージの寸法が大きくなるととも
にパッケージの価格が高くなる、■ パッケージの寸法
が大きくなるのでパッケージの接地端子の寄生インダク
タンスが大きくなり、ＭＭＩＣ多段増幅器の特性がパッ
ケージに実装する時に大きく劣化する、■ バイアス端
子数がＦＥＴ数の２倍必要で、各ＦＥＴに対してゲート
バイアス電圧を調整する必要もあるのでＭＭＩＣ多段増
幅器の段数が多くなればそれだけ電源回路が複雑になる
などの問題点を有していた。
アス端子６ 、８ ’、 ７ 、７’からバイアス電圧
を印加する回路構成なので、２段のＭＭＩＣ増幅器をパ
ッケージに実装する場合、パッケージに必要な端子は接
地端子を除いて少なくとも６端子（入力端子、出力端子
、バイアス電圧印加用の４端子の合計６端子）が必要と
なり、端子数が多くなることによシパッケージの構成が
複雑になる、■ パッケージの寸法が大きくなるととも
にパッケージの価格が高くなる、■ パッケージの寸法
が大きくなるのでパッケージの接地端子の寄生インダク
タンスが大きくなり、ＭＭＩＣ多段増幅器の特性がパッ
ケージに実装する時に大きく劣化する、■ バイアス端
子数がＦＥＴ数の２倍必要で、各ＦＥＴに対してゲート
バイアス電圧を調整する必要もあるのでＭＭＩＣ多段増
幅器の段数が多くなればそれだけ電源回路が複雑になる
などの問題点を有していた。
本発明はかかる点に鑑みてなされたもので、パッケージ
の構成を簡素化して、パッケージ寸法が大きくならない
ようにするとともに、電源回路が簡素化されるＭＭＩＣ
多段増幅器の回路構成を提゛供することを目的とする。
の構成を簡素化して、パッケージ寸法が大きくならない
ようにするとともに、電源回路が簡素化されるＭＭＩＣ
多段増幅器の回路構成を提゛供することを目的とする。
問題点を解決するための手段
本発明は、ＭＭＩＣ多段増幅器の各ＦＥＴのドレインバ
イアス電圧を１つの端子から印加できるようにし、初段
ＦＥＴ以外のＦＥＴに対してはゲートバイアス電圧は自
己バイアスになるような回路構成としたものである。
イアス電圧を１つの端子から印加できるようにし、初段
ＦＥＴ以外のＦＥＴに対してはゲートバイアス電圧は自
己バイアスになるような回路構成としたものである。
作 用
本発明は上記した構成により、ＭＭＩＣ多段増幅器に必
要なバイアス電圧印加用の端子は多くても２つとなシ、
更に、バイアス電圧印加用の端子を入出力端子と兼用す
ることにより、ＭＭＩＣ多段増幅器のパッケージに必要
な端子は接地端子を除いて入出力端子のみでもよく、パ
ッケージの構成が非常に簡素化される。更に、パッケー
ジの簡素化によりパッケージの寄生インダクタンスヲ少
なくできるので、Ｇ ａ Ａ ｓチップをパッケージに
実装することによる多段増幅器の特性が劣化するのを防
止できる。
要なバイアス電圧印加用の端子は多くても２つとなシ、
更に、バイアス電圧印加用の端子を入出力端子と兼用す
ることにより、ＭＭＩＣ多段増幅器のパッケージに必要
な端子は接地端子を除いて入出力端子のみでもよく、パ
ッケージの構成が非常に簡素化される。更に、パッケー
ジの簡素化によりパッケージの寄生インダクタンスヲ少
なくできるので、Ｇ ａ Ａ ｓチップをパッケージに
実装することによる多段増幅器の特性が劣化するのを防
止できる。
実施例
第１図は本発明のＭＭＩＣ多段増幅器の第１の実施例を
示し、（−）は等価回路図、（ｂ）はＧ ａ Ａ ａチ
ップのパターン図である。第１図（ａ）と（ｂ）で対応
する箇所には同一番号を付して説明する。
示し、（−）は等価回路図、（ｂ）はＧ ａ Ａ ａチ
ップのパターン図である。第１図（ａ）と（ｂ）で対応
する箇所には同一番号を付して説明する。
第１図において、２１．２１’はＧ ａ Ａ ｓ ｆ
”）プ２゜上に形成されたＦＥＴ、２２’はＦＥＴ２１
’の入力整合回路、２３．２３’はＦＥＴ２１，２１’
の出力整合回路、２４は入力端子、２５は出力端子、２
６はバイパス容量である。入力整合回路２２’は直列容
量２７′、終端が接地された並列ストリップ線路２８′
および直列容量２９′から構成されており、出力整合回
路２３．２３’は直列ストリップ線路３０．３０’と終
端がバイパス容量２６を介して接地された並列ストリッ
プ線路３１．３１’から構成されている。３２′はソー
スバイアス抵抗、３３′はバイパス容量、３４戦高抵抗
のゲートバイアス抵抗である。そして、ＦＥＴ２１，２
１’のドレインバイアス電圧は出力端子２５から印加さ
れ、ＦＥＴ２１のゲートバイアス電圧は入力端子２４か
ら印加され、ＦＥＴ２１’のゲートバイアス電圧は、ソ
ースバイアス抵抗色２′、ゲートバイアス抵抗３４′に
よる自己バイアスで印加されている。Ｆ Ｅ Ｔ ２１
の入力整合回路（図示せず）はＧ ａ Ａ ｓチップ２
゜とは別の誘電体基板（例えばアルミナ基板やテフロン
基板）上にＦＥＴ２１のゲートバイアス回路とともに形
成されている。
”）プ２゜上に形成されたＦＥＴ、２２’はＦＥＴ２１
’の入力整合回路、２３．２３’はＦＥＴ２１，２１’
の出力整合回路、２４は入力端子、２５は出力端子、２
６はバイパス容量である。入力整合回路２２’は直列容
量２７′、終端が接地された並列ストリップ線路２８′
および直列容量２９′から構成されており、出力整合回
路２３．２３’は直列ストリップ線路３０．３０’と終
端がバイパス容量２６を介して接地された並列ストリッ
プ線路３１．３１’から構成されている。３２′はソー
スバイアス抵抗、３３′はバイパス容量、３４戦高抵抗
のゲートバイアス抵抗である。そして、ＦＥＴ２１，２
１’のドレインバイアス電圧は出力端子２５から印加さ
れ、ＦＥＴ２１のゲートバイアス電圧は入力端子２４か
ら印加され、ＦＥＴ２１’のゲートバイアス電圧は、ソ
ースバイアス抵抗色２′、ゲートバイアス抵抗３４′に
よる自己バイアスで印加されている。Ｆ Ｅ Ｔ ２１
の入力整合回路（図示せず）はＧ ａ Ａ ｓチップ２
゜とは別の誘電体基板（例えばアルミナ基板やテフロン
基板）上にＦＥＴ２１のゲートバイアス回路とともに形
成されている。
上記第１図に示した実施例では、ＦＥＴ２１゜２１′の
バイアス電圧はすべて、入力端子２４と出力端子２６か
ら印加される構成であるので、ＭＭ Ｉ Ｃ多段増幅器
のパッケージにはバイアス電圧印加用の端子を特に設け
る必要がないため、パッケージの構成が非常に簡素化さ
れ、電源回路も同時に簡素化される。更に、雑音性能に
大きく影響を与えるＭＭＩＣ多段増幅器の初段ＦＥＴ２
１の入力整合回路は特にＧ ａ Ａ ｓとは別の誘電体
基板上に構成されているため、入力整合回路による挿入
損失を少なく、かつ、使用周波数帯域に応じてＭＭＩＣ
多段増幅器の雑音指数が最適化されるように入力整合回
路を容易に修正・変更することが可能で、それに対して
雑音性能への影響が少ないがＦＥＴのすぐ近傍に整合回
路を設けられるので比較的広帯域に利得整合をと９やす
い出力整合回路２３゜２３′、入力整合回路２２′はＭ
ＭＩＣで構成されているため、同一のＧ ａ Ａ ｓチ
ップで、雑音性能のよい多段増幅器として使用周波数帯
域を広くすることができる。更にまた、ＭＭＩＣ多段増
幅器の後段側のＦＥＴ２１’にはストリップ線路３０′
。
バイアス電圧はすべて、入力端子２４と出力端子２６か
ら印加される構成であるので、ＭＭ Ｉ Ｃ多段増幅器
のパッケージにはバイアス電圧印加用の端子を特に設け
る必要がないため、パッケージの構成が非常に簡素化さ
れ、電源回路も同時に簡素化される。更に、雑音性能に
大きく影響を与えるＭＭＩＣ多段増幅器の初段ＦＥＴ２
１の入力整合回路は特にＧ ａ Ａ ｓとは別の誘電体
基板上に構成されているため、入力整合回路による挿入
損失を少なく、かつ、使用周波数帯域に応じてＭＭＩＣ
多段増幅器の雑音指数が最適化されるように入力整合回
路を容易に修正・変更することが可能で、それに対して
雑音性能への影響が少ないがＦＥＴのすぐ近傍に整合回
路を設けられるので比較的広帯域に利得整合をと９やす
い出力整合回路２３゜２３′、入力整合回路２２′はＭ
ＭＩＣで構成されているため、同一のＧ ａ Ａ ｓチ
ップで、雑音性能のよい多段増幅器として使用周波数帯
域を広くすることができる。更にまた、ＭＭＩＣ多段増
幅器の後段側のＦＥＴ２１’にはストリップ線路３０′
。
３１’、３１の経路を介してドレイン端子側からゲート
端子側へ帰還がかかり、特にＦ Ｅ Ｔ ２１ ’のｌ
５２１１が大きくなる低域側（使用周波数に対して）に
対しては、負帰還として働くので、ＭＭ Ｉ Ｃ多段増
幅器の安定度が向上する。
端子側へ帰還がかかり、特にＦ Ｅ Ｔ ２１ ’のｌ
５２１１が大きくなる低域側（使用周波数に対して）に
対しては、負帰還として働くので、ＭＭ Ｉ Ｃ多段増
幅器の安定度が向上する。
第２図は本発明のＭＭＩＣ多段増幅器の第２の実施例を
示す、（−）は等価回路図、（ｂ）はＧ ａ Ａ ｓチ
ップのパターン図であり、第１図と同一箇所には同一番
号を付して説明する。第２図において、２２はＦＥＴ２
１の入力整合回路で直列ストリップ線路３６と終端がバ
イパス容量３６を介して接地された並列ストリップ線路
３７から構成されている。
示す、（−）は等価回路図、（ｂ）はＧ ａ Ａ ｓチ
ップのパターン図であり、第１図と同一箇所には同一番
号を付して説明する。第２図において、２２はＦＥＴ２
１の入力整合回路で直列ストリップ線路３６と終端がバ
イパス容量３６を介して接地された並列ストリップ線路
３７から構成されている。
３８．３８’は直流阻止容量、３９はＦＥＴ２１のゲー
トバイアス端子、４０はＦＥＴ２１，２１’のドレイン
バイアス端子である。それ以外の構成は第１図と全く同
一である。
トバイアス端子、４０はＦＥＴ２１，２１’のドレイン
バイアス端子である。それ以外の構成は第１図と全く同
一である。
上記第２図に示した実施例では、ＦＥＴ２１゜２１′の
バイアス電圧はゲートバイアス端子３９とドレインバイ
アス端子４０の２端子から印加するだけでよいので、Ｍ
ＭＩＣ多段増幅器の電源回路が簡素化される。特にダウ
ンコンバータを構成する低雑音多段増幅器、混合器２発
振器、中間周波増幅器を数チップ以下のＧａＡｓＭＭＩ
Ｃで実現しようとする場合に、簡素化された電源回路と
バイアス端子３９．４０が入出力端子２４．２５と分離
されていることの実用的価値は大きい。更にまた、ＭＭ
ＩＣ多段増幅器の後段側のＦＥＴ２１’にはストリップ
線路３０’ 、３１ ’ 、３１の経路を介して、ドレ
イン端子側からゲート端子側へＦＥＴ２１’の利得ｌ５
２１１が大きくなる低域側（使用周波数に対して）に対
して、負帰還がかかるので、ＭＭＩＣ多段増幅器の安定
度が向上する。
バイアス電圧はゲートバイアス端子３９とドレインバイ
アス端子４０の２端子から印加するだけでよいので、Ｍ
ＭＩＣ多段増幅器の電源回路が簡素化される。特にダウ
ンコンバータを構成する低雑音多段増幅器、混合器２発
振器、中間周波増幅器を数チップ以下のＧａＡｓＭＭＩ
Ｃで実現しようとする場合に、簡素化された電源回路と
バイアス端子３９．４０が入出力端子２４．２５と分離
されていることの実用的価値は大きい。更にまた、ＭＭ
ＩＣ多段増幅器の後段側のＦＥＴ２１’にはストリップ
線路３０’ 、３１ ’ 、３１の経路を介して、ドレ
イン端子側からゲート端子側へＦＥＴ２１’の利得ｌ５
２１１が大きくなる低域側（使用周波数に対して）に対
して、負帰還がかかるので、ＭＭＩＣ多段増幅器の安定
度が向上する。
第３図は本発明のＭＭＩＣの多段増幅器の第３の実施例
を示し、（−）は等価回路、伽）はＧ ａ Ａ ｓチッ
プのパターン図であり、第１図と同一箇所には同一番号
を付して説明する。第３図において、４２はＦＥＴ２１
の入力整合回路で、ＦＥＴ２１’の入力整合回路２２′
と同じ構成で、直列容量２７．２９と終端が接地された
並列ストリップ線路２８から構成されている。４１はＦ
ＥＴ２１のゲートバイアス電圧印加用の高抵抗で入力端
子２４とＦＥＴ２１のゲート端子４３との間に接続され
ている。
を示し、（−）は等価回路、伽）はＧ ａ Ａ ｓチッ
プのパターン図であり、第１図と同一箇所には同一番号
を付して説明する。第３図において、４２はＦＥＴ２１
の入力整合回路で、ＦＥＴ２１’の入力整合回路２２′
と同じ構成で、直列容量２７．２９と終端が接地された
並列ストリップ線路２８から構成されている。４１はＦ
ＥＴ２１のゲートバイアス電圧印加用の高抵抗で入力端
子２４とＦＥＴ２１のゲート端子４３との間に接続され
ている。
それ以外の構成は第１図と全く同一である。
上記第３図に示した実施例では、ＦＥＴ２１゜２１′の
バイアス電圧はすべて、入出力端子２４゜２６から印加
される構成であるので、ＭＭＩＣ多段増幅器のパッケー
ジにはバイアス電圧印加用の端子を特に設ける必要がな
いため、パッケージの構成が非常に簡素化され、電源回
路も同時に簡素化される。更にまた、ＭＭＩＣ多段増幅
器の後段側のＦ Ｅ Ｔ ２１ ’にはストリップ線路
３０ ’ 、３１ ’。
バイアス電圧はすべて、入出力端子２４゜２６から印加
される構成であるので、ＭＭＩＣ多段増幅器のパッケー
ジにはバイアス電圧印加用の端子を特に設ける必要がな
いため、パッケージの構成が非常に簡素化され、電源回
路も同時に簡素化される。更にまた、ＭＭＩＣ多段増幅
器の後段側のＦ Ｅ Ｔ ２１ ’にはストリップ線路
３０ ’ 、３１ ’。
３１の経路を介してドレイン端子側からゲート端子側へ
、Ｆ Ｅ Ｔ ２１ ’の利得Ｉ Ｓ２． ｌが大きく
なる低域側に対して負帰還がかかるので、ＭＭＩＣ多段
増幅器の安定度が向上する。
、Ｆ Ｅ Ｔ ２１ ’の利得Ｉ Ｓ２． ｌが大きく
なる低域側に対して負帰還がかかるので、ＭＭＩＣ多段
増幅器の安定度が向上する。
第４図は本発明のＭＭＩＣ多段増幅器の第４の実施例を
示し、（ａ）は等価回路図、（ｂ）はＧ ａ Ａ ｓチ
ップのパターン図であり、第３図と同一箇所は同一番号
を付して説明する。第４図において、３２はソースバイ
アス抵抗、３３はバイアス容量、３４は高抵抗のゲート
バイアス抵抗である。そしてＦＥＴ２１のゲートバイア
ス電圧はソースバイアス抵抗３２．ゲートバイアス抵抗
３４による自己バイアスで印加されている。第４図の実
施例では第３図の実施例のゲートバイアス抵抗４１が除
去されている。それ以外の構成は第３図と全く同一であ
る。
示し、（ａ）は等価回路図、（ｂ）はＧ ａ Ａ ｓチ
ップのパターン図であり、第３図と同一箇所は同一番号
を付して説明する。第４図において、３２はソースバイ
アス抵抗、３３はバイアス容量、３４は高抵抗のゲート
バイアス抵抗である。そしてＦＥＴ２１のゲートバイア
ス電圧はソースバイアス抵抗３２．ゲートバイアス抵抗
３４による自己バイアスで印加されている。第４図の実
施例では第３図の実施例のゲートバイアス抵抗４１が除
去されている。それ以外の構成は第３図と全く同一であ
る。
上記第４図に示した実施例では、ＦＥＴ２１．２１’の
バイアス電圧は１ケ所から加えるだけでよく、しかも、
出力端子２５またはドレインバイアス端子４０のどちら
から加えてもよい。従って、Ｇ ａ Ａ ｓチップ２ｏ
をパッケージに実装する時には出力端子２６とバイアス
端子とを共用にすれば、パッケージにはバイアス電圧印
加用の端子を特に設ける必要がないため、パッケージの
構造が非常に簡素化される。また、ドレインバイアス端
子４０からもバイアス電圧を印加できるので、直接Ｇ
ａ Ａ ８チツプにバイアス電圧を印加することもでき
、特にダウンコンバータを構成する低雑音多段増幅器。
バイアス電圧は１ケ所から加えるだけでよく、しかも、
出力端子２５またはドレインバイアス端子４０のどちら
から加えてもよい。従って、Ｇ ａ Ａ ｓチップ２ｏ
をパッケージに実装する時には出力端子２６とバイアス
端子とを共用にすれば、パッケージにはバイアス電圧印
加用の端子を特に設ける必要がないため、パッケージの
構造が非常に簡素化される。また、ドレインバイアス端
子４０からもバイアス電圧を印加できるので、直接Ｇ
ａ Ａ ８チツプにバイアス電圧を印加することもでき
、特にダウンコンバータを構成する低雑音多段増幅器。
混合器１発振器、中間周波数増幅器を数チップ以下のＧ
ａＡｓ ＭＭＩＣで実現しようとする場合にはバイアス
端子が少ないことと直接ＧａＡｓ＋ ＭＭ Ｉ Ｃチッ
プにバイアス電圧が印加できることの実用的価値は非常
に大きい。更にまた、使用周波数よりも低域側の周波数
でＦ Ｅ Ｔ ２１ ’のｌ３２１１が大きくなる周波
数帯域ではＭＭＩＣ多段増幅器の後段側のＦ Ｅ Ｔ
２１ ’にはストリップ線路３０’ 、３１ ’ 。
ａＡｓ ＭＭＩＣで実現しようとする場合にはバイアス
端子が少ないことと直接ＧａＡｓ＋ ＭＭ Ｉ Ｃチッ
プにバイアス電圧が印加できることの実用的価値は非常
に大きい。更にまた、使用周波数よりも低域側の周波数
でＦ Ｅ Ｔ ２１ ’のｌ３２１１が大きくなる周波
数帯域ではＭＭＩＣ多段増幅器の後段側のＦ Ｅ Ｔ
２１ ’にはストリップ線路３０’ 、３１ ’ 。
３１の経路を介して、ドレイン端子側からゲート端子側
へ、負帰還がかかるのでＭＭＩＣ多段増幅器の安定度が
向上する。
へ、負帰還がかかるのでＭＭＩＣ多段増幅器の安定度が
向上する。
第６図は本発明のＭＭＩＣ多段増幅器の第６の実施例を
示し、（−）は等価回路図、（ｂ）はＧ ａ Ａ ｓチ
ップのパターン図であり、第３図と同一箇所には同一番
号を付して説明する。第５図において、ＦＥＴ２１の入
力整合回路４２の並列ス） ＩＪツブ線路２８はバイパ
ス容量４３を介して接地され、ＦＥＴ２１ ’の入力整
合回路２２′の並列ストリップ線路２８′もバイパス容
量４３を介して接地されている。４１′。
示し、（−）は等価回路図、（ｂ）はＧ ａ Ａ ｓチ
ップのパターン図であり、第３図と同一箇所には同一番
号を付して説明する。第５図において、ＦＥＴ２１の入
力整合回路４２の並列ス） ＩＪツブ線路２８はバイパ
ス容量４３を介して接地され、ＦＥＴ２１ ’の入力整
合回路２２′の並列ストリップ線路２８′もバイパス容
量４３を介して接地されている。４１′。
４１′は高抵抗のゲートバイアス抵抗で、ゲートバイア
ス抵抗４１’は入力端子２４と並列ストリップ線路２８
の一端との間に接続され、ゲートバイアス抵抗４１′は
ゲート端子４３と並列ストリップ線路２８の一端との間
に接続されている。４０はＦ ＥＴ ２１．２１ ’の
ドレインバイアス端子、４４はＦＥＴ２１のゲートバイ
アス端子である。それ以外の構成は第３図と全く同一で
ある。
ス抵抗４１’は入力端子２４と並列ストリップ線路２８
の一端との間に接続され、ゲートバイアス抵抗４１′は
ゲート端子４３と並列ストリップ線路２８の一端との間
に接続されている。４０はＦ ＥＴ ２１．２１ ’の
ドレインバイアス端子、４４はＦＥＴ２１のゲートバイ
アス端子である。それ以外の構成は第３図と全く同一で
ある。
上記第６図に示した実施例では、ＦＥＴ２１ 、２１
’のドレインバイアス電圧は出力端子２６またはドレイ
ンバイアス端子４ｏのどちらから加えてもよく、ＦＥＴ
２１のゲートバイアス電圧も入力端子２４またはゲート
バイアス端子４４のどちらから加えてもよい。従って、
Ｇ ａ Ａ ｓチップ２ｏをパッケージに実装する時に
は、出力端子２５．入力端子２４をバイアス端子と共用
にすれば、パッケージにはバイアス電圧印加用の端子を
特に設ける必要がないため、パッケージの構造が非常に
簡素化される。ゲートバイアス端子４４．ドレインバイ
アス端子４ｏからもバイアス電圧を印加できるので、直
接Ｇ ａ Ａ ｓチップにバイアス電圧を印加すること
もできる。特にダウンコンバータを構成する低雑音増幅
器、混合器１発振器、中間周波増幅器を数チップ以下の
ＧａＡｓＭＭＩＣで実現しようとする場合にはバイアス
端子が少ないことと直接Ｇ ａ Ａ ！ｌチップにバイ
アス電圧が印加できることは電源回路が簡素化されるこ
ととともにその実用的価値は非常に大きい。更にまた、
使用周波数よりも低域側の周波数でＦＥＴ２１のｌ５２
１１が大きくなる周波数帯域ではＭＭＩＣ多段増幅器の
前段側（７）ＦＥＴ２１にはストリップ線路３０．２８
’。
’のドレインバイアス電圧は出力端子２６またはドレイ
ンバイアス端子４ｏのどちらから加えてもよく、ＦＥＴ
２１のゲートバイアス電圧も入力端子２４またはゲート
バイアス端子４４のどちらから加えてもよい。従って、
Ｇ ａ Ａ ｓチップ２ｏをパッケージに実装する時に
は、出力端子２５．入力端子２４をバイアス端子と共用
にすれば、パッケージにはバイアス電圧印加用の端子を
特に設ける必要がないため、パッケージの構造が非常に
簡素化される。ゲートバイアス端子４４．ドレインバイ
アス端子４ｏからもバイアス電圧を印加できるので、直
接Ｇ ａ Ａ ｓチップにバイアス電圧を印加すること
もできる。特にダウンコンバータを構成する低雑音増幅
器、混合器１発振器、中間周波増幅器を数チップ以下の
ＧａＡｓＭＭＩＣで実現しようとする場合にはバイアス
端子が少ないことと直接Ｇ ａ Ａ ！ｌチップにバイ
アス電圧が印加できることは電源回路が簡素化されるこ
ととともにその実用的価値は非常に大きい。更にまた、
使用周波数よりも低域側の周波数でＦＥＴ２１のｌ５２
１１が大きくなる周波数帯域ではＭＭＩＣ多段増幅器の
前段側（７）ＦＥＴ２１にはストリップ線路３０．２８
’。
２８の経路を介してドレイン端子側からゲート端子側へ
負帰還がかかり、しかも、Ｆ Ｅ Ｔ ２１ ’のｌ５
２１１が大きくなる周波数帯域では後段側のＦＥＴ２１
′にはストリップ線路３０’、３１／、３１の経路を介
してドレイン端子側からゲート端子側へ、負帰還がかか
るのでＭＭＩＣ多段増幅器の安定度が向上する。
負帰還がかかり、しかも、Ｆ Ｅ Ｔ ２１ ’のｌ５
２１１が大きくなる周波数帯域では後段側のＦＥＴ２１
′にはストリップ線路３０’、３１／、３１の経路を介
してドレイン端子側からゲート端子側へ、負帰還がかか
るのでＭＭＩＣ多段増幅器の安定度が向上する。
発明の詳細
な説明したように本発明による実施例では、（１）ＭＭ
ＩＣ多段増幅器のバイアス端子を少なくできるので、パ
ッケージの構成が簡単になり、パッケージの価格も安価
にできる。
ＩＣ多段増幅器のバイアス端子を少なくできるので、パ
ッケージの構成が簡単になり、パッケージの価格も安価
にできる。
（２）ＭＭＩＣ多段増幅器のバイアス端子を少なくでき
るので、電源回路が簡素化、小型化でき、電源回路を含
めたＭＭＩＣ多段増幅器全体を小屋化できる。
るので、電源回路が簡素化、小型化でき、電源回路を含
めたＭＭＩＣ多段増幅器全体を小屋化できる。
（３）パッケージが小型化できるのでパッケージの寄生
インダクタンスを小さくでき、ＭＭＩＣ多段増幅器の特
性が劣化するのを防止できる。
インダクタンスを小さくでき、ＭＭＩＣ多段増幅器の特
性が劣化するのを防止できる。
（４）ＭＭＩＣ多段増幅器のＦＥＴに対してＦＥＴ０順
方向利得Ｉ ３２１１が大きくなる周波数領域（使用周
波数よりも低い周波数）においては、ＦＥＴのドレイン
端子側からゲート端子側へ負帰還がかかる構成なのでＭ
ＭＩＣ多段増幅器の動作が安定する。
方向利得Ｉ ３２１１が大きくなる周波数領域（使用周
波数よりも低い周波数）においては、ＦＥＴのドレイン
端子側からゲート端子側へ負帰還がかかる構成なのでＭ
ＭＩＣ多段増幅器の動作が安定する。
第１図（−）、 （ｂ）は本発明の一実施例におけるＭ
Ｍ Ｉ Ｃ多段増幅器の等価回路図およびＧ ａ Ａ
ｓチップのパターン図、第２図（、）、 （ｂ）は本発
明の別の実施例におけるＭＭＩＣ多段増幅器の等価回路
図およびＧ ａ Ａ ｓチップパターン図、第３図（−
）、 （ｂ）は本発明の別の実施例におけるＭＭＩＣ多
段増幅器の等価回路図およびＧ ａ Ａ ｓチップのパ
ターン図、第４図（−）、 （ｂ）は本発明の別の実施
例におけるＭＭＩＣ多段増幅器の等価回路図およびＧ
＠ Ａ ＠チップのパターン図、第５図（ａ）、Φ）は
本発明の別の実施例におけるＭＭＩＣ多段増幅器の等価
回路図およびＧａＡｓチップのパターン図、第６図（ａ
）、Φ）は従来のＭＭ Ｉ Ｃ’多段増幅器の等価回路
図およびＧ ａ Ａ ｔｒチップのパターン図である。 ２０− ・・−Ｇ ａ Ａ ｓチップ、２１ 、２１
’ ・・−・Ｆ Ｅ Ｔ。 ２２．２２’・・・・・・入力整合回路、２３．２３’
・・・・・・出力整合回路、２４・・・・・・入力端子
、２５・・・・・・出力端子、２６・・・・・・バイパ
ス容量、２７，２７’・・・・・・直列容量、２８，２
８′・・・・・・並列ストリップ線路、２９．２９’・
・・・・・直列容量、３０，３０’・・・・・・直列ス
トリップ線路、３１．３１’・・・・・・並列ストリッ
プ線路、３２，３２’・・・・・・ソースバイアス抵抗
、３３゜３３’・・・・・・バイパス容量、３４． ３
４’・・・・・・ゲートバイアス抵抗、３５・・・・・
・直列ストリップ線路、３６・・・・・・バイパス容量
、３７・・・・・・並列ストリップ線路、３８．３８’
・・・・・・直流阻止容量、３９・・・・・・ゲートバ
イアス端子、４ｏ・・・・・・ドレインバイアス端子、
４１．４１’、４１’・・・・・・ゲートバイアス抵抗
、４２・・・・・・入力整合回路、４３・・・・・・ゲ
ート端子、４４・・・・・・ゲートバイアス端子。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第１図 第２図 第３図 第４図 第５図 第６図
Ｍ Ｉ Ｃ多段増幅器の等価回路図およびＧ ａ Ａ
ｓチップのパターン図、第２図（、）、 （ｂ）は本発
明の別の実施例におけるＭＭＩＣ多段増幅器の等価回路
図およびＧ ａ Ａ ｓチップパターン図、第３図（−
）、 （ｂ）は本発明の別の実施例におけるＭＭＩＣ多
段増幅器の等価回路図およびＧ ａ Ａ ｓチップのパ
ターン図、第４図（−）、 （ｂ）は本発明の別の実施
例におけるＭＭＩＣ多段増幅器の等価回路図およびＧ
＠ Ａ ＠チップのパターン図、第５図（ａ）、Φ）は
本発明の別の実施例におけるＭＭＩＣ多段増幅器の等価
回路図およびＧａＡｓチップのパターン図、第６図（ａ
）、Φ）は従来のＭＭ Ｉ Ｃ’多段増幅器の等価回路
図およびＧ ａ Ａ ｔｒチップのパターン図である。 ２０− ・・−Ｇ ａ Ａ ｓチップ、２１ 、２１
’ ・・−・Ｆ Ｅ Ｔ。 ２２．２２’・・・・・・入力整合回路、２３．２３’
・・・・・・出力整合回路、２４・・・・・・入力端子
、２５・・・・・・出力端子、２６・・・・・・バイパ
ス容量、２７，２７’・・・・・・直列容量、２８，２
８′・・・・・・並列ストリップ線路、２９．２９’・
・・・・・直列容量、３０，３０’・・・・・・直列ス
トリップ線路、３１．３１’・・・・・・並列ストリッ
プ線路、３２，３２’・・・・・・ソースバイアス抵抗
、３３゜３３’・・・・・・バイパス容量、３４． ３
４’・・・・・・ゲートバイアス抵抗、３５・・・・・
・直列ストリップ線路、３６・・・・・・バイパス容量
、３７・・・・・・並列ストリップ線路、３８．３８’
・・・・・・直流阻止容量、３９・・・・・・ゲートバ
イアス端子、４ｏ・・・・・・ドレインバイアス端子、
４１．４１’、４１’・・・・・・ゲートバイアス抵抗
、４２・・・・・・入力整合回路、４３・・・・・・ゲ
ート端子、４４・・・・・・ゲートバイアス端子。 代理人の氏名 弁理士 中 尾敏 男 ほか１名第１図 第２図 第３図 第４図 第５図 第６図
Claims (5)
- （１）ＧａＡｓ基板上に構成されたソース接地型のモノ
リシックマイクロ波集積回路多段増幅器において、前段
の第１のＦＥＴの第１の出力整合回路を第１の直列スト
リップ線路と第１の並列ストリップ線路のカスケード接
続で構成し、後段の第２のＦＥＴの第２の出力整合回路
を第２の直列ストリップ線路と第２の並列ストリップ線
路のカスケード接続で構成し、第１の並列ストリップの
終端および第２の並列ストリップ線路の終端を同じバイ
パス容量で終端し、第２のＦＥＴのバイアス回路は自己
バイアスとするとともに、第１のＦＥＴのドレイン端子
および第２のＦＥＴのドレイン端子に加えるバイアス端
子を、少なくとも前記バイパス容量に接続されたバイア
ス端子または第２の出力整合回路に接続された出力端子
としたことを特徴とするモノリシックマイクロ波集積回
路多段増幅器。 - （２）第１のＦＥＴの入力整合回路をＧａＡｓ基板とは
別の誘電体基板で構成し、第１のＦＥＴのゲートバイア
ス回路を前記誘電体基板上に設けたことを特徴とする特
許請求の範囲第１項記載のモノリシックマイクロ波集積
回路多段増幅器。 - （３）第１のＦＥＴの入力整合回路を第１の直列容量と
第３の並列ストリップ線路と第２の直列容量のカスケー
ド接続で構成し、第１のＦＥＴのゲート端子と前記入力
整合回路に接続された入力端子間を高抵抗素子で接続し
、第１のＦＥＴのゲートバイアスを前記入力端子から印
加し、第１のＦＥＴおよび第２のＦＥＴのドレインバイ
アスは出力端子から印加するようにしたことを特徴とす
る特許請求の範囲第１項記載のモノリシックマイクロ波
集積回路多段増幅器。 - （４）第１のＦＥＴのバイアス回路を自己バイアスとし
たことを特徴とする特許請求の範囲第１項記載のモノリ
シックマイクロ波集積回路多段増幅器。 - （５）第１のＦＥＴの入力整合回路とともに第２のＦＥ
Ｔの入力整合回路にも並列ストリップ線路を使用し、複
数の前記並列ストリップ線路の終端を同一のバイパス容
量で終端し、第１のＦＥＴのゲートバイアスを少なくと
も前記バイパス容量に接続されたバイアス端子または入
力端子としたことを特徴とする特許請求の範囲第１項記
載のモノリシックマイクロ波集積回路多段増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059403A JPS63224508A (ja) | 1987-03-13 | 1987-03-13 | モノリシツクマイクロ波集積回路多段増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62059403A JPS63224508A (ja) | 1987-03-13 | 1987-03-13 | モノリシツクマイクロ波集積回路多段増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63224508A true JPS63224508A (ja) | 1988-09-19 |
Family
ID=13112277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62059403A Pending JPS63224508A (ja) | 1987-03-13 | 1987-03-13 | モノリシツクマイクロ波集積回路多段増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63224508A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015056734A (ja) * | 2013-09-11 | 2015-03-23 | 三菱電機株式会社 | 電力増幅器 |
| WO2018009314A1 (en) * | 2016-07-05 | 2018-01-11 | Raytheon Company | Microwave monolithic integrated circuit (mmic) amplified having de-q'ing section with resistive via |
| CN111788680A (zh) * | 2018-01-18 | 2020-10-16 | 维尔塞特公司 | 模块化功率放大器设备和架构 |
-
1987
- 1987-03-13 JP JP62059403A patent/JPS63224508A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015056734A (ja) * | 2013-09-11 | 2015-03-23 | 三菱電機株式会社 | 電力増幅器 |
| WO2018009314A1 (en) * | 2016-07-05 | 2018-01-11 | Raytheon Company | Microwave monolithic integrated circuit (mmic) amplified having de-q'ing section with resistive via |
| CN111788680A (zh) * | 2018-01-18 | 2020-10-16 | 维尔塞特公司 | 模块化功率放大器设备和架构 |
| JP2021511722A (ja) * | 2018-01-18 | 2021-05-06 | ヴィアサット, インコーポレイテッドViaSat, Inc. | モジュール化電力増幅器デバイス及びアーキテクチャ |
| US11967937B2 (en) | 2018-01-18 | 2024-04-23 | Viasat, Inc. | Modularized power amplifier devices and architectures |
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