JPH0754889B2 - Ｆｅｔ多段増幅器 - Google Patents
Ｆｅｔ多段増幅器Info
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- JPH0754889B2 JPH0754889B2 JP62017994A JP1799487A JPH0754889B2 JP H0754889 B2 JPH0754889 B2 JP H0754889B2 JP 62017994 A JP62017994 A JP 62017994A JP 1799487 A JP1799487 A JP 1799487A JP H0754889 B2 JPH0754889 B2 JP H0754889B2
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- fet
- amplifier
- bias
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- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロ波通信等に用いる低雑音増幅器とし
てのFET多段増幅器に関するものである。
てのFET多段増幅器に関するものである。
第３図は例えばIEEE 1985 MICROWAVE AND MILIMETER−W
AVE MONOLITHIC CIRCUITS SYMPOSIUM PP.55,JUNE3−4 1
982（アイイーイーイー 1985 マイクロウェーブ アン
ド ミリメーターウェーブ モノリシック サーキット
シンポジューム ピーピー.55,ジュン３−4 1982）に
示された従来のFET多段増幅器の等価回路図であり、公
知資料では３段増幅器について示してあるが、ここでは
説明を簡単にするために、２段増幅器の場合について説
明する。
AVE MONOLITHIC CIRCUITS SYMPOSIUM PP.55,JUNE3−4 1
982（アイイーイーイー 1985 マイクロウェーブ アン
ド ミリメーターウェーブ モノリシック サーキット
シンポジューム ピーピー.55,ジュン３−4 1982）に
示された従来のFET多段増幅器の等価回路図であり、公
知資料では３段増幅器について示してあるが、ここでは
説明を簡単にするために、２段増幅器の場合について説
明する。
第３図において、1,5はFET、2,6はFET1,5のゲート端
子、3,7はFET1,5のドレイン端子、4,8はFET1,5のソース
端子、9,11は入力整合回路、10,12は出力整合回路、13
は直流阻止キャパシタ、14〜19は分布定数線路、20〜23
はキャパシタ、24は入力端子、25は出力端子、26,27は
それぞれゲートおよびドレインバイアス端子、28〜31は
バイアス回路である。
子、3,7はFET1,5のドレイン端子、4,8はFET1,5のソース
端子、9,11は入力整合回路、10,12は出力整合回路、13
は直流阻止キャパシタ、14〜19は分布定数線路、20〜23
はキャパシタ、24は入力端子、25は出力端子、26,27は
それぞれゲートおよびドレインバイアス端子、28〜31は
バイアス回路である。
このFET多段増幅器はFET1,入力整合回路9,出力整合回路
10およびバイアス回路28,29とからなる１段増幅器を初
段に、FET5,入力整合回路11,出力整合回路12およびバイ
アス回路30,31とからなる１段増幅器を後段にそれぞれ
配置し、これらの増幅器を直結した２段構成である。
10およびバイアス回路28,29とからなる１段増幅器を初
段に、FET5,入力整合回路11,出力整合回路12およびバイ
アス回路30,31とからなる１段増幅器を後段にそれぞれ
配置し、これらの増幅器を直結した２段構成である。
また、入力端子24と初段の増幅器間，各増幅器間および
後段の増幅器と出力端子25間には直流的に分離するため
に直流阻止キャパシタ13がそれぞれ設けられている。
後段の増幅器と出力端子25間には直流的に分離するため
に直流阻止キャパシタ13がそれぞれ設けられている。
FET1のソース端子４およびFET5のソース端子８には、イ
ンダクティブな分布定数線路14,15がそれぞれ接続され
ており、これらの分布定数線路14,15を介してソース端
子4,8が接地されている。この運譜定数線路14,15は各FE
T1,5の入力インピーダンスと雑音最小となる電源インピ
ーダンスの共役値とを近ずける働きがあり、これにより
低雑音で低VSWRな増幅器が構成できる。
ンダクティブな分布定数線路14,15がそれぞれ接続され
ており、これらの分布定数線路14,15を介してソース端
子4,8が接地されている。この運譜定数線路14,15は各FE
T1,5の入力インピーダンスと雑音最小となる電源インピ
ーダンスの共役値とを近ずける働きがあり、これにより
低雑音で低VSWRな増幅器が構成できる。
バイアス回路28,29,30,31はそれぞれ分布定数線路16と
キャパシタ20,分布定数線路17とキャパシタ21,分布定数
線路18とキャパシタ22,分布定数線路19とキャパシタ23
との直列接続回路で構成され、各整合回路9,10,11,12の
一端と接地間に設けられている。
キャパシタ20,分布定数線路17とキャパシタ21,分布定数
線路18とキャパシタ22,分布定数線路19とキャパシタ23
との直列接続回路で構成され、各整合回路9,10,11,12の
一端と接地間に設けられている。
上記分布定数線路16,18の一端にはゲートバイアス端子2
6が、また、分布定数線路17,19の一端にはドレインバイ
アス端子27がそれぞれ接続されており、各FET1,5にはこ
れらのゲートおよびドレインバイアス端子26,27から所
望のバイアス電圧が印加されている。
6が、また、分布定数線路17,19の一端にはドレインバイ
アス端子27がそれぞれ接続されており、各FET1,5にはこ
れらのゲートおよびドレインバイアス端子26,27から所
望のバイアス電圧が印加されている。
各バイアス回路28,29,30,31は増幅器特性にできるだけ
影響を与えないように、分布定数線路16,17,18,19の長
さをマイクロ波帯で1/4波長に、キャパシタ20,21,22,23
の容量を十分大きな値に選んでいる。
影響を与えないように、分布定数線路16,17,18,19の長
さをマイクロ波帯で1/4波長に、キャパシタ20,21,22,23
の容量を十分大きな値に選んでいる。
例えば、バイアス回路30においては分布定数線路18の一
端がキャパシタ22によりマイクロ波的に短絡されるた
め、入力整合回路11とゲート端子６との接続点からバイ
アス回路30側を見たインピーダンスはほぼ無限大とな
る。このため、バイアス回路30へのマイクロ波の漏洩が
小さくなり、増幅器特性への影響を小さくできる。な
お、バイアス回路28,29,31についても同様である。
端がキャパシタ22によりマイクロ波的に短絡されるた
め、入力整合回路11とゲート端子６との接続点からバイ
アス回路30側を見たインピーダンスはほぼ無限大とな
る。このため、バイアス回路30へのマイクロ波の漏洩が
小さくなり、増幅器特性への影響を小さくできる。な
お、バイアス回路28,29,31についても同様である。
このように、従来のFET多段増幅器ではFET1,5へのバイ
アス電圧を印加するためのバイアス回路28,29,30,31が
用いられていた。
アス電圧を印加するためのバイアス回路28,29,30,31が
用いられていた。
従来のFET多段増幅器は以上のように構成されているの
で、FET1,5に所望のバイアス電圧を供給するためのバイ
アス回路28,29,30,31が用いられ、各バイアス回路には
長さが1/4波長の分布定数線路16,17,18,19がそれぞれ必
要であるため、形状が大きくなる問題点があった。ま
た、モノリシック集積回路技術を用いてFET多段増幅器
を半導体基板上に形成した場合、同一ウエハに形成され
るチップ数が少なくなり、FET多段増幅器１個当りの価
格が高くなる問題点もあった。
で、FET1,5に所望のバイアス電圧を供給するためのバイ
アス回路28,29,30,31が用いられ、各バイアス回路には
長さが1/4波長の分布定数線路16,17,18,19がそれぞれ必
要であるため、形状が大きくなる問題点があった。ま
た、モノリシック集積回路技術を用いてFET多段増幅器
を半導体基板上に形成した場合、同一ウエハに形成され
るチップ数が少なくなり、FET多段増幅器１個当りの価
格が高くなる問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、小形なFET多段増幅器を得ることを目的とす
る。
たもので、小形なFET多段増幅器を得ることを目的とす
る。
この発明に係るFET多段増幅器では、後段に配置したFET
のゲート端子にバイアス電圧を印加するバイアス回路と
して、ゲート端子とゲートバイアス端子との間に抵抗を
設けたものである。
のゲート端子にバイアス電圧を印加するバイアス回路と
して、ゲート端子とゲートバイアス端子との間に抵抗を
設けたものである。
この発明におけるFET多段増幅器は、後段に配置したFET
のゲート端子にバイアス電圧を印加するバイアス回路と
して集中定数素子である抵抗を用いたことにより、特に
低雑音増幅器において重要である雑音特性を劣化するこ
となく、小形化の実現を可能とする。
のゲート端子にバイアス電圧を印加するバイアス回路と
して集中定数素子である抵抗を用いたことにより、特に
低雑音増幅器において重要である雑音特性を劣化するこ
となく、小形化の実現を可能とする。
以下、この発明の一実施例を第１図の等価回路を用いて
説明する。第１図において、32は抵抗であり、前記第３
図と同一部分には同一符号を付して説明を省略する。
説明する。第１図において、32は抵抗であり、前記第３
図と同一部分には同一符号を付して説明を省略する。
この抵抗32は入力整合回路11とゲート端子６との接続点
とゲートバイアス端子26間に接続されており、バイアス
回路30を構成している。
とゲートバイアス端子26間に接続されており、バイアス
回路30を構成している。
一般にFETのゲート端子はショトキー接合となっている
ため、ゲート端子とソース端子間にはキャパシタが形成
される。このため、ゲート端子とソース端子間は直流的
に開放となる。
ため、ゲート端子とソース端子間にはキャパシタが形成
される。このため、ゲート端子とソース端子間は直流的
に開放となる。
このため、ゲートバイアス端子26からバイアス電圧を印
加すれば、抵抗32で電圧降下されることなく、そのまま
FET5のゲート端子６に印加される。
加すれば、抵抗32で電圧降下されることなく、そのまま
FET5のゲート端子６に印加される。
また、抵抗32の値を非常に大きく選ぶことにより、入力
整合回路11とゲート端子６との接続点からバイアス回路
30側を見たインピーダンスは非常に大きくできる。
整合回路11とゲート端子６との接続点からバイアス回路
30側を見たインピーダンスは非常に大きくできる。
従って、従来の分布定数線路18とキャパシタ22とで構成
されたバイアス回路30と、この発明のFET多段増幅器の
後段に配置したFETに用いている抵抗32で構成されたバ
イアス回路30とはほぼ同じ働きを有する。
されたバイアス回路30と、この発明のFET多段増幅器の
後段に配置したFETに用いている抵抗32で構成されたバ
イアス回路30とはほぼ同じ働きを有する。
従来のFET多段増幅器に用いられているバイアス回路30
は長さが1/4波長の分布定数線路18とキャパシタ22とで
構成されているのに対し、この発明のFET多段増幅器に
用いているバイアス回路30は集中定数素子である抵抗32
で構成されているため、バイアス回路30を著じるしく小
形にできる。このため、FET多段増幅器の小形化が図れ
る。
は長さが1/4波長の分布定数線路18とキャパシタ22とで
構成されているのに対し、この発明のFET多段増幅器に
用いているバイアス回路30は集中定数素子である抵抗32
で構成されているため、バイアス回路30を著じるしく小
形にできる。このため、FET多段増幅器の小形化が図れ
る。
また、この発明のFET多段増幅器に用いているバイアス
回路30の増幅器特性への影響として、低雑音増幅器で特
に重要な雑音指数を例にとって説明する。
回路30の増幅器特性への影響として、低雑音増幅器で特
に重要な雑音指数を例にとって説明する。
FET多段増幅器の初段に配置した増幅器の利得をG1,雑音
指数をN1とし、FET多段増幅器の後段に配置した増幅器
の雑音指数をN2とすれば、２段増幅器の雑音指数N0は式
（１）で与えられる。
指数をN1とし、FET多段増幅器の後段に配置した増幅器
の雑音指数をN2とすれば、２段増幅器の雑音指数N0は式
（１）で与えられる。
実現できる抵抗32は製作上制限を受け、非常に大きな値
が得られないことがある。この場合、バイアス回路30へ
のマイクロ波の漏洩が大きくなり、後段に配置した増幅
器の雑音指数N2が増加してしまう。しかし、後段に配置
した増幅器が２段増幅器の雑音指数N0への寄与分として
式（１）より である。
が得られないことがある。この場合、バイアス回路30へ
のマイクロ波の漏洩が大きくなり、後段に配置した増幅
器の雑音指数N2が増加してしまう。しかし、後段に配置
した増幅器が２段増幅器の雑音指数N0への寄与分として
式（１）より である。
初段に配置した増幅器の利得G1が十分高ければ、後段に
配置した増幅器の雑音指数N2が多少悪くなっても２段増
幅器の複雑指数N0に与える影響は非常に小さく、無視で
きる値である。
配置した増幅器の雑音指数N2が多少悪くなっても２段増
幅器の複雑指数N0に与える影響は非常に小さく、無視で
きる値である。
以上のように、この発明のFET多段増幅器では後段に配
置したFETのゲート端子６にバイアス電圧を印加するバ
イアス回路30を抵抗32で構成したことにより、増幅器特
性を劣化させることなく、小形化が図れる。
置したFETのゲート端子６にバイアス電圧を印加するバ
イアス回路30を抵抗32で構成したことにより、増幅器特
性を劣化させることなく、小形化が図れる。
第２図はこの発明のFET多段増幅器に用いたFETの具体的
な構造の一例を示す斜視図である。このFETはモノリシ
ック集積回路技術を用いて構成されており、第２図にお
いて、33は半導体基板、34はバイアホール、35はエアプ
リッジである。
な構造の一例を示す斜視図である。このFETはモノリシ
ック集積回路技術を用いて構成されており、第２図にお
いて、33は半導体基板、34はバイアホール、35はエアプ
リッジである。
FET1には２個のソース端子４が設けられており、それぞ
れがエアブリッジ35により接続されている。マイクロス
トリップで構成された分布定数線路14の一端はソース端
子４の片方に、他端はバイアホール34に接続されてお
り、FET1,分布定数線路14およびバイアホール34はモノ
リシック集積回路技術により、半導体基板33上に一体形
成されている。
れがエアブリッジ35により接続されている。マイクロス
トリップで構成された分布定数線路14の一端はソース端
子４の片方に、他端はバイアホール34に接続されてお
り、FET1,分布定数線路14およびバイアホール34はモノ
リシック集積回路技術により、半導体基板33上に一体形
成されている。
このように、モノリック集積回路技術を用いてFET多段
増幅器を半導体基板上に形成するような場合、同一ウエ
ハ上に形成されるチップ数を増加させることができるた
め、FET多段増幅器を安価に構成できる効果がる。
増幅器を半導体基板上に形成するような場合、同一ウエ
ハ上に形成されるチップ数を増加させることができるた
め、FET多段増幅器を安価に構成できる効果がる。
また、ソース端子４を分布定数線路14を介て接地するた
めの手段として、FET1に対応した１個のバイアホール34
を用いているようなFETを使用しても、この発明には変
わりがない。
めの手段として、FET1に対応した１個のバイアホール34
を用いているようなFETを使用しても、この発明には変
わりがない。
第１図では２段増幅器の場合について説明したが、それ
以上の段数を有する増幅器であっても良く、バイアス回
路に用いている抵抗に並列あるいは直列にキャパシタ，
インダクタ等の集中定数素子を接続したものであっても
同じである。
以上の段数を有する増幅器であっても良く、バイアス回
路に用いている抵抗に並列あるいは直列にキャパシタ，
インダクタ等の集中定数素子を接続したものであっても
同じである。
さらに、単一電源で動作させるために、FETのソース端
子に接続される分布定数線路の他に、抵抗とキャパシタ
との並列接続回路が分布定数線路と直列接続されるよう
に設けられているFETを用いても良い。
子に接続される分布定数線路の他に、抵抗とキャパシタ
との並列接続回路が分布定数線路と直列接続されるよう
に設けられているFETを用いても良い。
以上のように、この発明によれば、FET多段増幅器の後
段に配置されたFETのゲート端子に抵抗を介してバイア
ス電圧を印加するように構成したので、増幅器の雑音特
性に影響を与えることなく増幅器の小形化が図れる効果
がある。
段に配置されたFETのゲート端子に抵抗を介してバイア
ス電圧を印加するように構成したので、増幅器の雑音特
性に影響を与えることなく増幅器の小形化が図れる効果
がある。
第１図はこの発明の一実施例によるFET多段増幅器を示
す等価回路図、第２図はこの発明のFET多段増幅器に用
いたFETの具体的な構造の一例を示す斜視図、第３図は
従来のFET多段増幅器を示す等価回路図である。 1,5はFET、2,6はゲート端子、3,7はドレイン端子、4,8
はソース端子、14〜17,19は分布定数線路、32は抵抗。 なお、図中、同一符号は同一、又は相当部分を示す。
す等価回路図、第２図はこの発明のFET多段増幅器に用
いたFETの具体的な構造の一例を示す斜視図、第３図は
従来のFET多段増幅器を示す等価回路図である。 1,5はFET、2,6はゲート端子、3,7はドレイン端子、4,8
はソース端子、14〜17,19は分布定数線路、32は抵抗。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- 【請求項１】ソース端子がインダクティブな分布定数線
路を介して、接地されている複数個のFETを有するFET多
段増幅器において、前記複数個のFETの初段に配置した
該FETのゲート端子にバイアス電圧を印加する分布定数
線路と、前記複数個のFETの後段に配置したFETのゲート
端子にバイアス電圧を印加する抵抗とを具備したことを
特徴とするFET多段増幅器。 - 【請求項２】複数個のFETのそれぞれに対応して設けら
れた１個のバイアホールにより、ソース端子が接地され
ているFETを用いていることを特徴とする特許請求の範
囲第１項記載のFET多段増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017994A JPH0754889B2 (ja) | 1987-01-28 | 1987-01-28 | Ｆｅｔ多段増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017994A JPH0754889B2 (ja) | 1987-01-28 | 1987-01-28 | Ｆｅｔ多段増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185207A JPS63185207A (ja) | 1988-07-30 |
| JPH0754889B2 true JPH0754889B2 (ja) | 1995-06-07 |
Family
ID=11959276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017994A Expired - Lifetime JPH0754889B2 (ja) | 1987-01-28 | 1987-01-28 | Ｆｅｔ多段増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754889B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0645810A (ja) * | 1992-07-22 | 1994-02-18 | Mitsubishi Electric Corp | マイクロ波増幅器及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122209A (ja) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | 高周波増幅器 |
| JPS60163509A (ja) * | 1984-01-20 | 1985-08-26 | トムソン‐セエスエフ | 電界効果トランジスタ用バイアス回路 |
-
1987
- 1987-01-28 JP JP62017994A patent/JPH0754889B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122209A (ja) * | 1982-12-28 | 1984-07-14 | Fujitsu Ltd | 高周波増幅器 |
| JPS60163509A (ja) * | 1984-01-20 | 1985-08-26 | トムソン‐セエスエフ | 電界効果トランジスタ用バイアス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63185207A (ja) | 1988-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |