JPH0575314A - マイクロ波集積回路素子 - Google Patents

マイクロ波集積回路素子

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JPH0575314A
JPH0575314A JP23477691A JP23477691A JPH0575314A JP H0575314 A JPH0575314 A JP H0575314A JP 23477691 A JP23477691 A JP 23477691A JP 23477691 A JP23477691 A JP 23477691A JP H0575314 A JPH0575314 A JP H0575314A
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integrated circuit
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microwave integrated
capacitor
chip
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JP23477691A
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Koji Tsukada
浩司 塚田
Yasuhisa Yamashita
泰久 山下
Toshimitsu Konno
俊光 今野
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Panasonic Holdings Corp
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Matsushita Electronics Corp
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Abstract

(57)【要約】 【目的】 組立の省力化が図れるとともにマッチングを
容易にする。 【構成】 Ｓｉ基板９上に、ＭＩＭキャパシタンス３，
４，５とバイアス用抵抗６とマイクロストリップ８とを
形成し、能動素子であるチップ状のＧａＡｓＦＥＴ１，
２をマウントしている。 【効果】 小型化が図れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、マイクロ波の増幅，
発振，変調などに用いることのできるマイクロ波集積回
路素子に関するものである。
【０００２】
【従来の技術】近年高周波回路技術の進展により、信頼
性，経済性，小型軽量性などの観点から、マイクロ波集
積回路素子が広く用いられるようになってきた。また、
トランジスタのような能動素子と、抵抗，静電容量のよ
うな受動素子が同一の半導体基板上にモノリシックに作
られているモノリシックマイクロ波集積回路（以下「Ｍ
ＭＩＣ」と略す）も開発されている（例えば、山下泰久
他「携帯電話用パワーアンプモジュール」National Tec
hnical Report Vol.36 No.4 Aug.(1990) p34, ＭＭＩＣ
に関しては、今井哲二他著「化合物半導体デバイス
（２）」（１９８５年１月５日）工業調査会、ｐ３
３）。
【０００３】以下、図面を参照しながら上述したような
従来のマイクロ波集積回路素子について説明する。図３
は従来のマイクロ波集積回路素子の概略図、図４はその
等価回路図である。図３，図４において、２１，２２は
能動素子であるＧａＡｓＦＥＴで、それぞれゲート幅の
狭い初段石と広い２段目石、２３は直流電流をカットす
るチップキャパシタンス、２４はマッチング用チップキ
ャパシタンス、２５は高周波成分をアースに接地するチ
ップキャパシタンス、２６はＦＥＴ２１，２２のゲート
のバイアス用チップ抵抗、２７は基板裏面に接続されて
いるバイアホール、２８は線路であるマイクロストリッ
プ、２９は高誘電率の半導体基板、３０は裏面金属薄
板、３１，３２はそれぞれ入力パッド，出力パッド、３
３，３４はそれぞれＦＥＴ２１，２２のゲートバイアス
用パッド，ドレインバイアス用パッドである。
【０００４】以上のように構成されたマイクロ波集積回
路素子の動作を以下に説明する。ＦＥＴ２１，２２のゲ
ートおよびドレインには各々外部よりＤＣバイアスが印
加される。入力パッド３１から入ったＲＦ信号は入力側
のチップキャパシタンス２４とマイクロストリップ２８
によって所望の周波数帯域でＦＥＴ２１のインピーダン
スに整合されＦＥＴ２１のゲート電極に伝播されて増幅
される。そして段間整合回路により、２段目石のＦＥＴ
２２に信号が入り、同様に増幅され、出力側の負荷イン
ピーダンスに整合され、出力パッド３２より取り出され
る。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、半導体基板２９上に数多くのチップ部品を
マウントせねばならず、その労力が多大であること、Ｇ
ａＡｓＦＥＴ２１，２２は１度パッケージングされたも
のを用いているため、その手間や費用がかさむこと、ま
た高周波領域ではＧａＡｓＦＥＴ２１，２２はチップで
用いるよりパッケージングされたものはマッチングが難
しいという問題を有する。
【０００６】この発明の目的は、上記問題に鑑み、組立
の省力化が図れるとともにマッチングが容易にできるマ
イクロ波集積回路素子を提供することである。
【０００７】
【課題を解決するための手段】この発明のマイクロ波集
積回路素子は、半導体基板上に形成した抵抗，線路およ
び静電容量と、半導体基板上にマウントしたチップ状の
能動素子とを備えている。
【０００８】
【作用】この構成によれば、半導体基板上に抵抗，線路
および静電容量を形成し、チップ状の能動素子をマウン
トしたことにより、組立の省力化が図れるとともにマッ
チングも容易となる。
【０００９】
【実施例】以下にこの発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例におけ
るマイクロ波集積回路素子の概略図である。図１におい
て、１，２はチップ状のＧａＡｓＦＥＴで、それぞれゲ
ート幅が３ｍｍの狭い初段石とゲート幅が１２ｍｍの広
い２段目石、３は直流電流をカットする平行平板形（以
下「ＭＩＭ」と略す）キャパシタンス、４はマッチング
用ＭＩＭキャパシタンス、５は高周波成分をアースに接
地するＭＩＭキャパシタンス、６はＦＥＴ１，２のゲー
トのバイアス用抵抗、７は配線のための金線のワイヤボ
ンディング、８は線路であるマイクロストリップ、９は
半絶縁性のＳｉ基板、１０は裏面金属蒸着膜、１１，１
２はそれぞれ入力パッド，出力パッド、１３，１４はそ
れぞれＦＥＴ１，２のゲートバイアス用パッド，ドレイ
ンバイアス用パッド、１５はＳｉ基板９をマウントする
銅板である。
【００１０】また、図２は図１の部分断面図であり、
（ａ），（ｂ），（ｃ）はそれぞれＦＥＴ１（または
２），抵抗６，ＭＩＭキャパシタンス３（または４また
は５）の断面を示す。図２において、１６はＧａＡｓＦ
ＥＴをＳｉ基板９に、またＳｉ基板９を銅板１５にマウ
ントするための銀ペースト、１７はスパッタによって付
けられた窒化タングステン薄膜、１８はＡｌの蒸着薄
膜、１９は窒化膜である。
【００１１】このように構成されたマイクロ波集積回路
素子の動作は、従来の動作と同じであるため説明を省略
する。この実施例によれば、Ｓｉ基板９上に、ＭＩＭキ
ャパシタンス３，４，５とバイアス用抵抗６とマイクロ
ストリップ８とを形成し、能動素子であるチップ状のＧ
ａＡｓＦＥＴ１，２をマウントしたことにより、組立の
省力化および小型化が図れるとともに高周波領域でもマ
ッチングを容易にできる。
【００１２】なお、この実施例では能動素子を高周波特
性のよいＧａＡｓＦＥＴ１，２としたがこれに限定され
るものではなく、増幅機能を有するものならなんでもよ
い。例えば、バイポーラトランジスタや他の半導体材料
による増幅素子をもちいることもできる。また、半導体
基板として熱伝導特性に優れマイクロプロセスに適した
Ｓｉ基板９を用いたが、ガラス上にＳｉや他の半導体を
成長させたものでもよい。
【００１３】
【発明の効果】この発明のマイクロ波集積回路素子は、
半導体基板上に抵抗，線路および静電容量を形成し、チ
ップ状の能動素子をマウントしたことにより、組立の省
力化および小型化が図れるとともにマッチングも容易に
できる。
【図面の簡単な説明】
【図１】この発明の一実施例におけるマイクロ波集積回
路素子の概略図である。
【図２】この発明の一実施例におけるマイクロ波集積回
路素子の部分断面図である。
【図３】従来のマイクロ波集積回路素子の概略図であ
る。
【図４】従来のマイクロ波集積回路素子の等価回路図で
ある。
【符号の説明】
１，２ チップ状のＧａＡｓＦＥＴ（能動素子） ３，４，５ ＭＩＭキャパシタンス（静電容量） ６ バイアス用抵抗 ８ マイクロストリップ（線路） ９ Ｓｉ基板（半導体基板）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/04 25/18 Ｈ０１Ｐ 3/08 4241−5Ｊ Ｈ０３Ｆ 3/60 8836−5Ｊ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成した抵抗，線路およ
    び静電容量と、前記半導体基板上にマウントしたチップ
    状の能動素子とを備えたマイクロ波集積回路素子。
JP23477691A 1991-09-13 1991-09-13 マイクロ波集積回路素子 Pending JPH0575314A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
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