JPS6114183Y2 - - Google Patents
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- JPS6114183Y2 JPS6114183Y2 JP1981025689U JP2568981U JPS6114183Y2 JP S6114183 Y2 JPS6114183 Y2 JP S6114183Y2 JP 1981025689 U JP1981025689 U JP 1981025689U JP 2568981 U JP2568981 U JP 2568981U JP S6114183 Y2 JPS6114183 Y2 JP S6114183Y2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48091—Arched
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/49175—Parallel arrangements
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は超高周波半導体装置用インピーダンス
整合回路に関し、特に小型な構成が容易な集中定
数型の超高周波半導体装置用インピーダンス整合
回路に関する。
整合回路に関し、特に小型な構成が容易な集中定
数型の超高周波半導体装置用インピーダンス整合
回路に関する。
バイポーラトランジスタ、電界効果トランジス
タ等の超高周波半導体素子とそれに接続される回
路のインピーダンスを広帯域にわたり整合させる
には、浮遊容量あるいは寄生インダクタンス等の
不要要素が生ずるのを避ける為に、可能な限り半
導体素子に近接して整合回路を半導体装置の内部
に設ける内部整合回路が不可欠である。このよう
な内部整合回路の小型化および広帯域化に計る為
に、一般に集中定数回路の低域通過型の構成が多
く採用される。この場合、直列インダクタンスは
ボンデイングワイヤーにより構成し、さらに並列
キヤパシタンスは片側の電極を放熱と接地を行な
うために設けた導体にろう材などで接続して接地
電極とし他方の電極を前記のボンデイングワイヤ
ーに接続して上部電極とする薄膜キヤパシタによ
り構成した低域通過型の内部整合回路が多用され
る。近年、マイクロ波用増幅器は、広帯域化に加
えて超高周波化、高出力化を計る必要性が高まつ
ており、超高周波化を実現するため前記半導体素
子にはシリコンバイポーラトランジスタと比較し
て電子移動度が高いGaAsFET（砒化ガリウム電
界効果トランジスタ、以下単にGaAsFETと略称
する。）を用いる場合が多い。
タ等の超高周波半導体素子とそれに接続される回
路のインピーダンスを広帯域にわたり整合させる
には、浮遊容量あるいは寄生インダクタンス等の
不要要素が生ずるのを避ける為に、可能な限り半
導体素子に近接して整合回路を半導体装置の内部
に設ける内部整合回路が不可欠である。このよう
な内部整合回路の小型化および広帯域化に計る為
に、一般に集中定数回路の低域通過型の構成が多
く採用される。この場合、直列インダクタンスは
ボンデイングワイヤーにより構成し、さらに並列
キヤパシタンスは片側の電極を放熱と接地を行な
うために設けた導体にろう材などで接続して接地
電極とし他方の電極を前記のボンデイングワイヤ
ーに接続して上部電極とする薄膜キヤパシタによ
り構成した低域通過型の内部整合回路が多用され
る。近年、マイクロ波用増幅器は、広帯域化に加
えて超高周波化、高出力化を計る必要性が高まつ
ており、超高周波化を実現するため前記半導体素
子にはシリコンバイポーラトランジスタと比較し
て電子移動度が高いGaAsFET（砒化ガリウム電
界効果トランジスタ、以下単にGaAsFETと略称
する。）を用いる場合が多い。
このGaAsFETを用いる場合、単位FET（電界
効果トランジスタ、以下FETと略称する。）を多
数並列に接続し大電流を流すことにより超高周波
帯における高出力化が計られ、その整合回路とし
て前述の内部整合回路を用いるのが一般的であ
る。この場合、半導体素子のインピーダンスは単
位FETの個数の増大に反比例して小さくなる。
加えてＸ帯（８〜12GHz）やKu帯（14GHz帯）な
どの超高周波帯では、周波数が高いため半導体素
子に寄生リアクタンスが付加されると共に単位
FETの個数が増えるため半導体素子の幅が大き
くなり、各単位FETへの超高周波励振電力の均
等な分配及び各単位FETからの出力電力の合成
が難しくなる。すなわち規格化された50オームの
ストリツプ線路の幅より幅の広い半導体素子を用
いて大電力化を計る場合、集中定数素子を用いた
内部整合回路のキヤパシタの上部電極の幅を半導
体素子の幅とほぼ等しく形成しなければならず、
キヤパシタに用いる誘電体の比誘電率あるいは厚
みを変えて所望の電極面積と静電容量とを得てい
る。しかしキヤパシタが分布定数線路として作用
する為に上部電極上の位置によつて超高周波信号
の位相が異なり、さらに前述のボンデイングワイ
ヤーに於いても信号の位相がずれる為に、マイク
ロ波励振電力を各単位FETに対し一様に分配す
るようにあるいは各単位FETの出力電圧を同位
相で合成するようにボンデイングワイヤーを多数
本並列に接続することは自ずと制限を受けるとい
う問題点がある。このように従来の超高周波半導
体装置用インピーダンス整合回路には、インピー
ダンスを整合させる条件と信号の位相を揃える条
件とを共に満足させるのが困難であるという欠点
があり、従つて整合回路を含む半導体装置におい
て十分な増幅作用が行なわれないという欠点があ
る。
効果トランジスタ、以下FETと略称する。）を多
数並列に接続し大電流を流すことにより超高周波
帯における高出力化が計られ、その整合回路とし
て前述の内部整合回路を用いるのが一般的であ
る。この場合、半導体素子のインピーダンスは単
位FETの個数の増大に反比例して小さくなる。
加えてＸ帯（８〜12GHz）やKu帯（14GHz帯）な
どの超高周波帯では、周波数が高いため半導体素
子に寄生リアクタンスが付加されると共に単位
FETの個数が増えるため半導体素子の幅が大き
くなり、各単位FETへの超高周波励振電力の均
等な分配及び各単位FETからの出力電力の合成
が難しくなる。すなわち規格化された50オームの
ストリツプ線路の幅より幅の広い半導体素子を用
いて大電力化を計る場合、集中定数素子を用いた
内部整合回路のキヤパシタの上部電極の幅を半導
体素子の幅とほぼ等しく形成しなければならず、
キヤパシタに用いる誘電体の比誘電率あるいは厚
みを変えて所望の電極面積と静電容量とを得てい
る。しかしキヤパシタが分布定数線路として作用
する為に上部電極上の位置によつて超高周波信号
の位相が異なり、さらに前述のボンデイングワイ
ヤーに於いても信号の位相がずれる為に、マイク
ロ波励振電力を各単位FETに対し一様に分配す
るようにあるいは各単位FETの出力電圧を同位
相で合成するようにボンデイングワイヤーを多数
本並列に接続することは自ずと制限を受けるとい
う問題点がある。このように従来の超高周波半導
体装置用インピーダンス整合回路には、インピー
ダンスを整合させる条件と信号の位相を揃える条
件とを共に満足させるのが困難であるという欠点
があり、従つて整合回路を含む半導体装置におい
て十分な増幅作用が行なわれないという欠点があ
る。
本考案の目的は、前記欠点を除去し所要の帯域
にわたつて損失の少ない特性を容易に実現できる
超高周波半導体装置用インピーダンス整合回路を
提供する事にある。
にわたつて損失の少ない特性を容易に実現できる
超高周波半導体装置用インピーダンス整合回路を
提供する事にある。
本考案の回路は、金属基体上にろう付け固定さ
れた半導体素子およびMIM型並列キヤパシタ素
子ならびにこれらを結ぶボンデイング線から成る
直列インダクタンス素子から構成される少くとも
１段以上のインピーダンス整合回路において、前
記キヤパシタンス素子の誘電体厚みに前記半導体
素子に近い側が薄く逆に遠い側が厚くなるような
テーパーをもたせるとともに、該キヤパシタの上
部電極の幅に前記半導体素子に近い側が広く、逆
に遠い側が狭くなるようなテーパーをもたせて形
成して構成される。
れた半導体素子およびMIM型並列キヤパシタ素
子ならびにこれらを結ぶボンデイング線から成る
直列インダクタンス素子から構成される少くとも
１段以上のインピーダンス整合回路において、前
記キヤパシタンス素子の誘電体厚みに前記半導体
素子に近い側が薄く逆に遠い側が厚くなるような
テーパーをもたせるとともに、該キヤパシタの上
部電極の幅に前記半導体素子に近い側が広く、逆
に遠い側が狭くなるようなテーパーをもたせて形
成して構成される。
以下、本考案について図面を用いて詳述する。
第１図ａおよびｂはそれぞれ本考案の一実施例
を示す平面図および断面図である。第１図に於い
て放熱体を兼ねる金属の接地基体１に半導体素子
例えばGaAsFET２をろう材で溶接して載置し、
その両側に高誘電体薄板３ａ，３ｂを配置し、ス
トリツプ線路８ａ（あるいは８ｂ）から
GaAsFET２に向つて高誘電体薄板３ａ（あるい
は３ｂ）の厚みが次第に薄くなるようにテーパー
状にするとともに、上部電極４ａ，５ａ（あるい
は４ｂ，５ｂ）の幅をストリツプ線路８ａ（ある
いは８ｂ）からGaAsFET２に向つて次第に広く
なるような扇状に高誘電体薄板３ａ（あるいは３
ｂ）上に形成して整合回路の並列キヤパシタンス
を構成している。なお高誘電体薄板３ａ，３ｂの
上下両面とも薄膜メタライズされており、その下
面は接地電極としてGaAsFET２と同様に接地基
体１上にろう材で溶接して載置されている。高誘
電体薄板３ａ（あるいは３ｂ）上に所望のキヤパ
シタンスに対応した面積をもつように形成した第
１の上部電極４ａ（あるいは４ｂ）と第２の上部
電極５ａ（あるいは５ｂ）とはボンデイングワイ
ヤー６ａ（あるいは６ｂ）で接続しさらに第２の
上部電極５ａ（あるいは５ｂ）とGaAsFET２の
各セルとの間およびアルミナセラミツク基板７ａ
（あるいは７ｂ）上に形成されたストリツプ線路
８ａ（あるいは８ｂ）と第１の上部電極４ａ（あ
るいは４ｂ）との間を同様にボンデイングワイヤ
ー１０ａおよび９ａ（あるいは１０ｂおよび９
ｂ）で接続している。これらのボンデイングワイ
ヤーはおのおの整合回路の直列インダクタンスを
構成しており、所望のインダクタンスをもちかつ
マイクロ波励振電力の位相バランスが均一となる
位置に配線されている。
を示す平面図および断面図である。第１図に於い
て放熱体を兼ねる金属の接地基体１に半導体素子
例えばGaAsFET２をろう材で溶接して載置し、
その両側に高誘電体薄板３ａ，３ｂを配置し、ス
トリツプ線路８ａ（あるいは８ｂ）から
GaAsFET２に向つて高誘電体薄板３ａ（あるい
は３ｂ）の厚みが次第に薄くなるようにテーパー
状にするとともに、上部電極４ａ，５ａ（あるい
は４ｂ，５ｂ）の幅をストリツプ線路８ａ（ある
いは８ｂ）からGaAsFET２に向つて次第に広く
なるような扇状に高誘電体薄板３ａ（あるいは３
ｂ）上に形成して整合回路の並列キヤパシタンス
を構成している。なお高誘電体薄板３ａ，３ｂの
上下両面とも薄膜メタライズされており、その下
面は接地電極としてGaAsFET２と同様に接地基
体１上にろう材で溶接して載置されている。高誘
電体薄板３ａ（あるいは３ｂ）上に所望のキヤパ
シタンスに対応した面積をもつように形成した第
１の上部電極４ａ（あるいは４ｂ）と第２の上部
電極５ａ（あるいは５ｂ）とはボンデイングワイ
ヤー６ａ（あるいは６ｂ）で接続しさらに第２の
上部電極５ａ（あるいは５ｂ）とGaAsFET２の
各セルとの間およびアルミナセラミツク基板７ａ
（あるいは７ｂ）上に形成されたストリツプ線路
８ａ（あるいは８ｂ）と第１の上部電極４ａ（あ
るいは４ｂ）との間を同様にボンデイングワイヤ
ー１０ａおよび９ａ（あるいは１０ｂおよび９
ｂ）で接続している。これらのボンデイングワイ
ヤーはおのおの整合回路の直列インダクタンスを
構成しており、所望のインダクタンスをもちかつ
マイクロ波励振電力の位相バランスが均一となる
位置に配線されている。
前記の如く高誘電体薄板３ａ（あるいは３ｂ）
の厚みをテーパー状にすることおよび上部電極４
ａ，５ａ（あるいは４ｂ，５ｂ）の幅を扇状にす
ることは、いずれもストリツプ線路８ａ（あるい
は８ｂ）からGaAsFET２の方へ向つて線路幅が
次第に広くなる分布定数線路を設けたものと等価
であり、この両手段を組み合わせて用いることに
より所要の寸法でより大きなインピーダンス変換
比をもつ反射損失の少ない整合回路の実現を可能
にする。すなわち分布定数線路の線路幅が広くな
るにつれてその線路のインピーダンスは小さくな
るから、インピーダンスの高い個所でのボンデイ
ングワイヤー６ａ（あるいは６ｂ）の長さの不揃
いによる信号位相の不揃いがインピーダンスの低
いGaAsFET２の個所では緩和されかつ円滑なイ
ンピーダンス変換が行なわれる。この場合、前記
の両手段を組み合わせて用いればそれらの相乗効
果により製作し易い寸法形状をもちかつ所要の電
気的特性をもつ並列キヤパシタンス素子の設計が
可能であり、その並列キヤパシタンス素子を用い
て反射損失の少ない整合回路を実現することがで
きる。
の厚みをテーパー状にすることおよび上部電極４
ａ，５ａ（あるいは４ｂ，５ｂ）の幅を扇状にす
ることは、いずれもストリツプ線路８ａ（あるい
は８ｂ）からGaAsFET２の方へ向つて線路幅が
次第に広くなる分布定数線路を設けたものと等価
であり、この両手段を組み合わせて用いることに
より所要の寸法でより大きなインピーダンス変換
比をもつ反射損失の少ない整合回路の実現を可能
にする。すなわち分布定数線路の線路幅が広くな
るにつれてその線路のインピーダンスは小さくな
るから、インピーダンスの高い個所でのボンデイ
ングワイヤー６ａ（あるいは６ｂ）の長さの不揃
いによる信号位相の不揃いがインピーダンスの低
いGaAsFET２の個所では緩和されかつ円滑なイ
ンピーダンス変換が行なわれる。この場合、前記
の両手段を組み合わせて用いればそれらの相乗効
果により製作し易い寸法形状をもちかつ所要の電
気的特性をもつ並列キヤパシタンス素子の設計が
可能であり、その並列キヤパシタンス素子を用い
て反射損失の少ない整合回路を実現することがで
きる。
第２図は第１図の実施例の等価回路を示す回路
図である。入力端１１から入力するマイクロ波信
号は、直列インダクタンスＬ９ａ，Ｌ６ａ，Ｌ１
０ａおよび並列キヤパシタンスＣ４ａ，Ｃ５ａか
ら成る整合回路を経てGaAsFET２において増幅
され、さらに直列インダクタンスＬ１０ｂ，Ｌ６
ｂ，Ｌ９ｂおよび並列キヤパシタンスＣ５，Ｃ４
ｂから成る整合回路を経て出力端１２から出力さ
れる。直列インダクタンスＬ９ａ，Ｌ６ａ，Ｌ１
０ａ（あるいはＬ１０ｂ，Ｌ６ｂ，Ｌ９ｂ）はそ
れぞれボンデイングワイヤー９ａ，６ａ，１０ａ
（あるいは１０ｂ，６ｂ，９ｂ）に対応しまた並
列キヤパシタンスＣ４ａ，Ｃ５ａ（あるいはＣ５
ｂ，Ｃ４ｂ）はそれぞれ上部電極４ａ，５ａ（あ
るいは５ｂ，４ｂ）と接地基体１との間のキヤパ
シタンスに対応する。
図である。入力端１１から入力するマイクロ波信
号は、直列インダクタンスＬ９ａ，Ｌ６ａ，Ｌ１
０ａおよび並列キヤパシタンスＣ４ａ，Ｃ５ａか
ら成る整合回路を経てGaAsFET２において増幅
され、さらに直列インダクタンスＬ１０ｂ，Ｌ６
ｂ，Ｌ９ｂおよび並列キヤパシタンスＣ５，Ｃ４
ｂから成る整合回路を経て出力端１２から出力さ
れる。直列インダクタンスＬ９ａ，Ｌ６ａ，Ｌ１
０ａ（あるいはＬ１０ｂ，Ｌ６ｂ，Ｌ９ｂ）はそ
れぞれボンデイングワイヤー９ａ，６ａ，１０ａ
（あるいは１０ｂ，６ｂ，９ｂ）に対応しまた並
列キヤパシタンスＣ４ａ，Ｃ５ａ（あるいはＣ５
ｂ，Ｃ４ｂ）はそれぞれ上部電極４ａ，５ａ（あ
るいは５ｂ，４ｂ）と接地基体１との間のキヤパ
シタンスに対応する。
以上説明した如く本考案によれば、多段構成の
整合回路の並列キヤパシタンスに於いて高誘電体
薄板の厚みをテーパー状にし、さらに該高誘電体
薄板上に形成された上部電極形状を扇状にする事
により、規格化された50オームストリツプ線路と
低インピーダンス素子との間に接続してスムーズ
なインピーダンス変換が可能でかつ反射損失が少
ない整合回路を実現することができ、特に超高周
波化、高出力化が要求される超高周波半導体装置
に用いられるインピーダンス整合回路に於いてそ
の効果が大きい。
整合回路の並列キヤパシタンスに於いて高誘電体
薄板の厚みをテーパー状にし、さらに該高誘電体
薄板上に形成された上部電極形状を扇状にする事
により、規格化された50オームストリツプ線路と
低インピーダンス素子との間に接続してスムーズ
なインピーダンス変換が可能でかつ反射損失が少
ない整合回路を実現することができ、特に超高周
波化、高出力化が要求される超高周波半導体装置
に用いられるインピーダンス整合回路に於いてそ
の効果が大きい。
なお本実施例に於いては２段の低域通過型のイ
ンピーダンス整合回路について説明したが、整合
回路の段数が型式はこれに限定されず、また半導
体素子についても電界効果トランジスタに限定さ
れるものでは無くバイポーラトランジスタあるい
はガンダイオード、インパツトダイオード等の２
端子能動素子でも同等の効果が生まれる事は明ら
かである。
ンピーダンス整合回路について説明したが、整合
回路の段数が型式はこれに限定されず、また半導
体素子についても電界効果トランジスタに限定さ
れるものでは無くバイポーラトランジスタあるい
はガンダイオード、インパツトダイオード等の２
端子能動素子でも同等の効果が生まれる事は明ら
かである。
第１図ａおよびｂはそれぞれ本考案の一実施例
を示す平面図および断面図、第２図は第１図の実
施例の等価回路を示す回路図である。 図において、１は接地基体、２はGaAsFET、
３ａ，３ｂは高誘電体薄板、４ａ，４ｂ，５ａ，
および５ｂは上部電極、６ａ，６ｂ，９ａ，９
ｂ，１０ａ，１０ｂはボンデイングワイヤー、７
ａ，７ｂはアルミナセラミツク基板および８ａ，
８ｂはストリツプ線路である。
を示す平面図および断面図、第２図は第１図の実
施例の等価回路を示す回路図である。 図において、１は接地基体、２はGaAsFET、
３ａ，３ｂは高誘電体薄板、４ａ，４ｂ，５ａ，
および５ｂは上部電極、６ａ，６ｂ，９ａ，９
ｂ，１０ａ，１０ｂはボンデイングワイヤー、７
ａ，７ｂはアルミナセラミツク基板および８ａ，
８ｂはストリツプ線路である。
Claims (1)
- 金属基体上にろう付け固定された半導体素子お
よびMIM（金属−誘電体−金属）型並列キヤパ
シタ素子ならびにこれらを結ぶボンデイング線か
ら成る直列インダクタンス素子から構成される少
くとも１段以上のインピーダンス整合回路におい
て前記キヤパシタンス素子の誘電体厚みに、前記
半導体素子に近い側が薄く逆に遠い側が厚くなる
ようなテーパーをもたせるとともに、該キヤパシ
タの上部電極の幅に、前記半導体素子に近い側が
広く、逆に遠い側が狭くなるようなテーパーをも
たせて形成したことを特徴とする超高周波半導体
装置用インピーダンス整合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981025689U JPS6114183Y2 (ja) | 1981-02-25 | 1981-02-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1981025689U JPS6114183Y2 (ja) | 1981-02-25 | 1981-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138422U JPS57138422U (ja) | 1982-08-30 |
| JPS6114183Y2 true JPS6114183Y2 (ja) | 1986-05-02 |
Family
ID=29823384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1981025689U Expired JPS6114183Y2 (ja) | 1981-02-25 | 1981-02-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6114183Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161348A (ja) * | 2008-12-10 | 2010-07-22 | Toshiba Corp | 高周波半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120906B2 (ja) * | 1989-10-05 | 1995-12-20 | 日本電気株式会社 | マイクロ波ミリ波高出力トランジスタ |
| JP2012156362A (ja) * | 2011-01-27 | 2012-08-16 | Fujitsu Ltd | 伝送線路、集積回路搭載装置および通信機モジュール |
| JP5259807B2 (ja) * | 2011-11-21 | 2013-08-07 | 株式会社東芝 | 半導体装置 |
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| JP6354803B2 (ja) * | 2016-07-25 | 2018-07-11 | 富士通株式会社 | 集積回路搭載装置および通信機モジュール |
-
1981
- 1981-02-25 JP JP1981025689U patent/JPS6114183Y2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010161348A (ja) * | 2008-12-10 | 2010-07-22 | Toshiba Corp | 高周波半導体装置 |
| JP2015015496A (ja) * | 2008-12-10 | 2015-01-22 | 株式会社東芝 | 高周波半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138422U (ja) | 1982-08-30 |
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