JP5259807B2

JP5259807B2 - 半導体装置

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Publication number: JP5259807B2
Application number: JP2011253655A
Authority: JP
Inventors: 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-11-21
Filing date: 2011-11-21
Publication date: 2013-08-07
Anticipated expiration: 2024-12-28
Also published as: JP2012039160A

Description

本発明は高周波帯などで使用する半導体装置に関する。

近年、高周波帯などで使用する半導体装置、たとえばガリウム砒素電界効果トランジスタ（以下、ＧａＡｓＦＥＴという）を用いたマイクロ波電力増幅器などの半導体装置は高出力化が進み、高出力化への対応が求められている。

ここで、従来の半導体装置について、ＧａＡｓＦＥＴを用いた半導体装置を例にとり図７を参照して説明する。

金属製ベース基板７０上に電力増幅用などの半導体素子７１、たとえばＧａＡｓＦＥＴが配置されている。半導体素子７１のたとえば図示左側に位置する入力側に、第１誘電体基板７２が配置されている。第１誘電体基板７２上には、たとえば入力側整合回路などを構成する回路パターン７２ａが形成されている。半導体素子７１のたとえば図示右側に位置する出力側に、第２誘電体基板７３が配置されている。第２誘電体基板７３上には、たとえば出力側整合回路などを構成する回路パターン７３ａが形成されている。また、半導体素子７１および第１誘電体基板７２、第２誘電体基板７３などを囲んで、ベース基板７０上に矩形枠状の側壁７４が所定高さに形成されている。側壁７４は、たとえば一部を除いて多くの部分が金属で形成され、また上部の矩形状開口はたとえば金属製の蓋７５で封止されている。

側壁７４の図示左側に位置する入力側側壁部分７４ａは絶縁物で形成され、その入力側側壁部分７４ａを入力用帯状導体７６ａが貫通している。入力用帯状導体７６ａに入力用リード線７７ａが接続されている。側壁７４の図示右側に位置する出力側側壁部分７４ｂも絶縁物で形成され、その出力側側壁部分７４ｂを出力用帯状導体７６ｂが貫通している。出力用帯状導体７６ｂに出力用リード線７７ｂが接続されている。

また、入力用帯状導体７６ａと第１誘電体基板７２上の回路パターン７２ａとの間、および、回路パターン７２ａと半導体素子７１との間、半導体素子７１と第２誘電体基板７３上の回路パターン７３ａとの間、回路パターン７３ａと出力用帯状導体７６ｂとの間は、それぞれワイヤーＷ１〜Ｗ４で接続されている。

上記した構成において、入力用帯状導体７６ａから入力する入力信号は回路パターン７２ａなどを経て半導体素子７１で増幅される。その後、回路パターン７３ａなどを経て出力用帯状導体７６ｂから出力される。

上記したような半導体装置、たとえばベース基板上に枠状の側壁を設け、その側壁開口を蓋で覆ったパッケージ内に、半導体素子などを配置する半導体装置は特許文献１などに開示されている。

特開平９−１５３８３９号公報

従来の半導体装置は高出力化に伴い、たとえばパッケージの側壁部分を貫通する帯状導体に対し、大きな電流が流れても断線しない高い電流溶断容量が求められている。高い電流溶断容量を実現する１つの方法として、たとえば帯状導体の厚さを厚くする方法がある。しかし、帯状導体を厚くすると、次のような問題がある。

側壁部分を貫通する帯状導体は、たとえばその上下に側壁部分を構成する絶縁物、たとえばセラミック部材を配置し、上下のセラミック部材の接合により気密に封止されている。したがって、帯状導体が厚くなると、上下のセラミック部材の接合が困難になり、帯状導体が貫通する部分の気密性が低下し、半導体素子などを封止するパッケージ内の空間の気密性を維持できなくなる。そのため帯状導体の厚さには限界がある。

高い電流溶断容量を実現するもう１つの方法として、たとえば帯状導体のパターン幅を広げる方法がある。パターン幅を広げた場合、所望のインピーダンスを保つために、帯状導体とベース基板との間に挟まれた側壁部分、たとえばセラミックの厚さを厚くする必要がある。セラミックを厚くすると、たとえば入力側あるいは出力側の整合回路などを構成する回路パターンと帯状導体との高低差が大きくなる。その結果、回路パターンと帯状導体との間を接続するワイヤーが上下方向に長くなり、たとえば放射損が増大する。

本発明は、上記した欠点を解決し、回路間の高低差を小さくし、放射損などを少なくした半導体装置を提供することを目的とする。

本発明の半導体装置は、金属製ベース基板と、このベース基板上に配置された半導体素子と、前記ベース基板上に配置され、表面に回路パターンを形成した第１誘電体基板と、前記半導体素子および前記第１誘電体基板を囲んで前記ベース基板上に設けた枠状の側壁と、前記側壁の一部に設けられた絶縁物からなる側壁部分と、前記ベース基板の面を基準にして、前記回路パターンよりも高い位置で前記側壁部分を貫通する帯状導体と、前記ベース基板の面を基準にして、前記第１誘電体基板側が低く前記帯状導体側が高くなる傾斜面を有し、前記第１誘電体基板と前記帯状導体との間の前記ベース基板上に設けられた金属ブロックと、この金属ブロック上に設けられ、表面に線路導体パターンが形成された第２誘電体基板と、この第２誘電体基板表面に形成された前記線路導体パターンを介して前記帯状導体と前記回路パターンとの間および前記回路パターンと前記半導体素子との間をそれぞれ接続するワイヤーとを具備したことを特徴とする。

本発明は、ベース基板の面を基準にして、誘電体基板側が低く帯状導体側が高くなる傾斜面を有し、かつその傾斜面に線路導体パターンを形成した絶縁ブロックを、誘電体基板と帯状導体との間のベース基板上に配置している。そして、絶縁ブロックの傾斜面に形成された線路導体パターンを介して帯状導体と回路パターンとの間をワイヤーで接続している。したがって、高い電流溶断容量を得るために帯状導体の幅を広げ、これに伴い、ベース基板および帯状導体間の側壁部分が厚くなっても、ワイヤーで接続する回路間の高低差が小さく、放射損の少ない半導体装置を実現できる。

本発明の実施形態を説明する概略の構造図である。本発明の他の実施形態を説明する概略の構造図である。本発明の他の実施形態を説明する概略の構造図である。本発明の他の実施形態を説明する概略の構造図である。本発明の他の実施形態を説明する概略の構造図である。本発明の他の実施形態を説明する概略の構造図である。従来例を説明する概略の構造図である。

本発明の実施形態について、ＧａＡｓＦＥＴを用いた半導体装置を例にとり図１を参照して説明する。

金属製ベース基板１０上に電力増幅用などの半導体素子１１、たとえばＧａＡｓＦＥＴが配置されている。半導体素子１１の図示左側に位置する入力側に第１誘電体基板１２が配置され、半導体素子１１の図示右側に位置する出力側に、第２誘電体基板１３が配置されている。第１誘電体基板１２上には、たとえば入力側整合回路などを構成する回路パターン１２ａが形成され、第２誘電体基板１３上には、たとえば出力側整合回路などを構成する回路パターン１３ａが形成されている。第１誘電体基板１２の図示左側には、第１誘電体基板１２よりも厚い第３誘電体基板１４が配置され、第２誘電体基板１３の図示右側には、第２誘電体基板１３よりも厚い第４誘電体基板１５が配置されている。第３誘電体基板１４上および第４誘電体基板１５上には回路パターン、たとえばマイクロストリップ線路を構成する線路導体１４ａ、１５ａが形成されている。

また、半導体素子１１および第１誘電体基板１２、第２誘電体基板１３、第３誘電体基板１４、第４誘電体基板１５などを囲んで、ベース基板１０上にたとえば矩形枠状の側壁１６が所定高さに形成されている。側壁１６は、たとえば一部を除いて多くの部分が金属で形成され、また、上部の矩形状開口はたとえば金属製の蓋１７で封止されている。

側壁１６の図示左側に位置する入力側側壁部分１６ａおよび側壁１６の図示右側に位置する出力側側壁部分１６ｂは絶縁物で形成されている。そして、ベース基板１０のたとえば中央領域、たとえば半導体素子１１などを配置した領域の平坦な面Ｓを基準にして、線路導体１４ａや線路導体１５ａよりも高い位置で、入力用帯状導体１８ａおよび出力用帯状導体１８ｂがそれぞれ、入力側側壁部分１６ａおよび出力側側壁部分１６ｂを貫通している。入力用帯状導体１８ａには入力用リード線１９ａが接続され、出力用帯状導体１８ｂには出力用リード線１９ｂが接続されている。

また、入力用帯状導体１８ａと線路導体１４ａとの間、および、線路導体１４ａと回路パターン１２ａとの間、回路パターン１２ａと半導体素子１１との間、半導体素子１１と回路パターン１３ａとの間、回路パターン１３ａと線路導体１５ｂとの間、線路導体１５ｂと出力用帯状導体１８ｂとの間は、それぞれワイヤーＷで接続されている。

上記した構成において、入力用帯状導体１８ａから入力する入力信号は、線路導体１４ａおよび回路パターン１２ａなどを経て半導体素子１１で増幅される。増幅された入力信号は、回路パターン１３ａおよび線路導体１５ｂ、出力用帯状導体１８ｂなどを経て出力される。

上記した構成によれば、第１誘電体基板１２と入力側側壁部分１６ａとの間に第３誘電体基板１４を配置している。また、第２誘電体基板１２と出力側側壁部分１６ｂとの間に第４誘電体基板１５を配置している。そして、ベース基板１０の面Ｓを基準にして、第３誘電体基板１４上の線路導体１４ａの高さが、第１誘電体基板１２上の第１回路パターン１２ａよりも高く、側壁１６を貫通する帯状導体１８ａよりも低くなっている。同様に、第４誘電体基板１５上の線路導体１５ａの高さが、第２誘電体基板１３上の第２回路パターン１３ａよりも高く、側壁１６を貫通する帯状導体１８ｂよりも低くなっている。

したがって、高い電流溶断容量を得るために帯状導体１８ａ、１８ｂの幅を広げ、帯状導体１８ａ、１８ｂとベース基板１０間の側壁１６を厚くし、帯状導体１８ａ、１８ｂの貫通部分の高さが高くなっても、ワイヤーで接続する回路間の高低差が小さくなる。その結果、ワイヤーで接続する回路間のインピーダンス変化が抑えられ、また、放射損の少ない半導体装置が得られる。

上記の実施形態は、ワイヤーで接続する回路間の高低差を小さくするために、たとえば第１誘電体基板１２と入力側側壁部分１６ａとの間に１つの誘電体基板１４を配置している。しかし、ワイヤーで接続する回路間の高低差をさらに小さくするために、高さの相違する複数の誘電体基板を配置することもできる。

次に、本発明の他の実施形態について図２を参照して説明する。本発明の半導体装置は、たとえば半導体素子を中心にして左右が対称の構造になっている。したがって、図２はその出力側部分を抜き出した図で、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。

この実施形態は、第４誘電体基板１５と帯状導体１８ｂとの間に、ベース基板１０の面Ｓを基準にして、その表面が帯状導体１８ｂの高さと同じになる厚さの誘電体基板２１を配置し、その表面に線路導体２１ａを設けている。

たとえば帯状導体１８ｂが側壁１６を貫通する部分の近傍、たとえば側壁１６の外側や内側、あるいは貫通部分では、側壁１６の有無など帯状導体１８ｂ周辺の構造が相違している。そのため、インピーダンスが変化しやすく、安定した信号の伝送が困難になっている。

図２の構成によれば、たとえば帯状導体１８ｂと同じ高さに線路導体２１ａを設けた誘電体基板２１を帯状導体１８ｂに隣接して配置している。したがって、インピーダンスが変化しやすい帯状導体１８ｂの近傍では、ワイヤーで接続する回路間の高低差がなくなり、伝送する信号の乱れを小さくできる。

次に、本発明の他の実施形態について、出力側部分を抜き出した図３を参照して説明する。図３は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。

この実施形態は、第２誘電体基板１３上に設けた回路パターン１３ａと帯状導体１８ｂとの間、たとえば第２誘電体基板１３上の端部に絶縁ブロック３１を配置している。絶縁ブロック３１には、貫通穴を設けたＶＩＡホール３１ａが形成され、また、ＶＩＡホール３１ａを囲むその側面などに導電層３１ｂが形成されている。また、絶縁ブロック３１の図示上面に、ＶＩＡホール３１ａに接続する導電パターン３１ｃが形成され、この導電パターン３１ｃと帯状導体１８ｂとの間がワイヤーＷで接続されている。

絶縁ブロック３１の高さは、たとえば導電パターン３１ｃと帯状導体１８ｂとの間に高低差がないように、帯状導体１８ｂの貫通部分と同じにしている。しかし、絶縁ブロック３１の高さを低くし、導電パターン３１ｃの位置を帯状導体１８ｂの貫通部分よりも低くすることもできる。

上記した構成によれば、帯状導体１８ｂおよび回路パターン１３ａ間を絶縁ブロック３１に設けたＶＩＡホール３１ａで接続し、ＶＩＡホール３１ａを囲んで導電層３１ｂを形成している。したがって、ＶＩＡホール３１ａ部分での放射損を少なくできる。また、ＶＩＡホール３１ａの形状、たとえば貫通穴の径などを変えることにより、ＶＩＡホール３１ａ部分のインピーダンスを適宜調整することもできる。

次に、本発明の他の実施形態について、出力側部分を抜き出した図４を参照して説明する。図４は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。

この実施形態は、ベース基板１０周辺のたとえばその一部に、中央領域の面Ｓよりも低い段差面４１を設けている。そして、段差面４１上に側壁１６を形成し、たとえば回路パターン１３ａと帯状導体１８ｂの高さを同じにしている。

この構成の場合も、段差面４１上に側壁１６を形成することによって、ワイヤーＷで接続する回路間の高低差を小さくでき、上記した実施形態と同様の効果が得られる。

次に、本発明の他の実施形態について、出力側部分を抜き出した図５を参照して説明する。図５は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。

この実施形態は、第２誘電体基板１３と帯状導体１８ｂとの間のベース基板１０上に、ベース基板１０の面Ｓを基準にして、第２誘電体基板１３側が低く帯状導体１８ｂ側が高くなる傾斜面Ｆを有する金属ブロック５１を設け、この金属ブロック５１の傾斜面Ｆに第２誘電体基板５２を設け、さらに第２誘電体基板５２上に第２回路パターン５３、たとえば線路導体を形成している。

上記した構成の場合も、金属ブロック５１上に形成した回路パターン５３が帯状導体１８ｂ側から第２誘電体基板１３に向かって徐々に低くなっている。そのため、ワイヤーＷで接続する回路間の高低差が小さくなり、上記した実施形態と同様の効果が得られる。

金属ブロック５１はベース基板１０の表面を加工して形成してよく、別に形成した金属ブロック５１をベース基板１０上に接合してもよい。

次に、本発明の他の実施形態について、出力側部分を抜き出した図６を参照して説明する。図６は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。

この実施形態は、第２誘電体基板１３と帯状導体１８ｂとの間のベース基板１０上に、ベース基板１０の面Ｓを基準にして、第２誘電体基板１３側が低く、帯状導体１８ｂ側が高くなる傾斜面Ｇを有する絶縁ブロック６１を配置している。そして、絶縁ブロック６１の傾斜面Ｇに回路パターン６２、たとえば線路導体を形成している。

この場合も、ワイヤーＷで接続する回路間の高低差が小さくなり、上記した実施形態と同様の効果が得られる。

１０…ベース基板
１１…半導体素子
１２…第１誘電体基板
１２ａ…回路パターン
１３…第２誘電体基板
１３ａ…回路パターン
１４…第３誘電体基板
１４ａ…線路導体
１５…第４誘電体基板
１５ａ…線路導体
１６…側壁
１７…蓋
１８ａ…入力用帯状導体
１８ｂ…出力用帯状導体
１９ａ…入力用リード線
１９ｂ…出力用リード線
Ｓ…ベース基板の面

Claims

金属製ベース基板と、このベース基板上に配置された半導体素子と、前記ベース基板上に配置され、表面に回路パターンを形成した第１誘電体基板と、前記半導体素子および前記第１誘電体基板を囲んで前記ベース基板上に設けた枠状の側壁と、前記側壁の一部に設けられた絶縁物からなる側壁部分と、前記ベース基板の面を基準にして、前記回路パターンよりも高い位置で前記側壁部分を貫通する帯状導体と、前記ベース基板の面を基準にして、前記第１誘電体基板側が低く前記帯状導体側が高くなる傾斜面を有し、前記第１誘電体基板と前記帯状導体との間の前記ベース基板上に設けられた金属ブロックと、この金属ブロック上に設けられ、表面に線路導体パターンが形成された第２誘電体基板と、この第２誘電体基板表面に形成された前記線路導体パターンを介して前記帯状導体と前記回路パターンとの間および前記回路パターンと前記半導体素子との間をそれぞれ接続するワイヤーとを具備したことを特徴とする半導体装置。