JP5564763B2 - Mos型半導体装置の製造方法 - Google Patents
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Description
このことについて具体的に従来例を用いて説明する。図3は、従来技術としてのトレンチゲート型IGBTのトレンチゲート型MOS構造部の要部平面図(a)、この要部平面図(a)のB−B線での断面図(b)およびC−C線での断面図(c)である。この図3の要部平面図(a)では、上層の表面電極のパターンを省略してその下層の層間絶縁膜パターンとその下層のパターンを透視的に示している。図3(b)では、裏面側にn+バッファ層2とp+コレクタ層1とコレクタ電極12とを有するn-ドリフト層3の表面側にpベース領域4と、基板表面からpベース領域4を貫通しn-ドリフト層3に達する深さのトレンチ5とを示している。以下の本明細書の説明で、投入する半導体基板の表面と裏面側に順次機能領域が形成されていく過程において、順次、基板の構造が変化していても、基板全体を表す場合は、半導体基板または基板という同じ語句を用いることとする。話を元に戻して、さらに前記トレンチ5はトレンチゲート型IGBTの主電流が流れる活性領域内表面では複数の条状パターンに形成される。後の工程で形成されるエミッタ電極8が基板表面に接触する部分となる条状のトレンチ5間の表面には、条状のトレンチ5に沿って接するように配置されるn+エミッタ領域9と、条状のトレンチ5に、平行にかつ中央部分に形成されるp+コンタクト領域10とを有する。このトレンチ5の側壁には図3(b)、(c)に示すように、n+エミッタ領域9とpベース領域4とn-ドリフト層3が露出し、ゲート電極7が、トレンチ5の内表面に形成されるゲート絶縁膜6を介して埋め込まれる。コレクタ電極12とエミッタ電極8間の順バイアス下でゲート電極7に所定のゲート電圧が印加されると、このトレンチ5の側壁に沿ったpベース領域4の表面にnチャネルが形成され、主電流が流れる。
n+エミッタ領域の表面パターンに関する以上の説明ではトレンチゲート型IGBTを用いたが、図5に示すようなプレーナゲート型IGBTの場合でも同様である。微細化に対してはトレンチゲートと同じように微小な接触領域表面でn+エミッタ領域9とp+コンタクト領域10(pベース領域4)をショートさせる必要がある。さらに以上のことはIGBTだけでなく、パワーMOSFETについても同様である。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、プロセスデザインルールの微細化に伴って発生しやすくなるフォトパターン欠陥に起因する寄生トランジスタのゲイン増大を抑制して破壊耐量を向上させて信頼性の高いMOS型半導体装置を提供することである。
第1導電型ドリフト層を有する第1導電型半導体基板と、
前記ドリフト層の上面に形成され、前記ドリフト層よりも高不純物濃度の第2導電型ベース領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度の第1導電型エミッタ領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度で前記エミッタ領域よりも拡散深さの深い第2導電型コンタクト領域と、
前記エミッタ領域と前記ベース領域を貫通して前記ドリフト層に達する条状のトレンチと、
該トレンチにゲート絶縁膜を介して埋め込まれてなるゲート電極と、を備え、
前記エミッタ領域は、
隣り合う前記トレンチに挟まれた表面層上で、前記隣り合うトレンチにそれぞれ接するとともに互いに離間する線状部と、
前記トレンチに沿う前記線状部が欠落する欠落部と、
前記互いに離間する線状部を連結する連結部と、を有し、
前記コンタクト領域は、
前記エミッタ領域の線状部および連結部で挟まれる中央部と、
該中央部に接し、前記エミッタ領域の欠落部から、前記表面層上に露出するとともに前記トレンチに達する延長部と、を有し、
前記コンタクト領域の中央部と延長部を合わせた領域の形状が多角形であるMOS型半導体装置の製造方法において、
前記エミッタ領域を形成するために第1導電型不純物をイオン注入するときに該イオンを遮蔽するためのマスクが、前記コンタクト領域の中央部と延長部とを形成する領域を覆って前記イオンを遮蔽することにより、前記コンタクト領域が前記表面層上に露出してなるMOS型半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
前記マスクの形状が、矩形よりも多い辺の数を有する多角形であってもよい。
前記延長部は、前記表面層を挟んで隣り合うトレンチの両方の側に形成されてもよい。
前記延長部は、前記表面層を挟んで隣り合うトレンチの片方の側にのみ形成されてもよい。
本発明は、絶縁ゲートバイポーラトランジスタまたは絶縁ゲート型電界効果トランジスタなどにおいて、n+ソース領域(またはn+エミッタ領域)で囲まれたp+コンタクト領
域を形成する際、性能向上のため、微細化されたパターンを有する場合であっても、限られた領域の中で、それぞれ極力大きな領域面積を確保することができるような表面パターンとするものである。その結果、フォトリソグラフィー工程で、微細化によるパターン欠陥の発生を抑制して前記MOS型半導体装置の破壊耐量を向上させて信頼性の高い半導体装置を提供することができる。
[実施例1、2]
本発明のトレンチ型IGBTにかかる実施例1と2のトレンチゲート型MOS構造の要部平面図、断面図を図1に示す。このうち、図1(a)は実施例1にかかるトレンチゲート型MOS構造の要部平面図である。図1(a)では、半導体基板表面に形成されるトレンチ5と、トレンチ5を埋めるゲート電極7であるpoly−Siパターン(梨地ハッチング部分)と、n+エミッタ領域9パターンの要部と細間隔の斜線ハッチングで示すp+コンタクト領域10と広間隔の斜線ハッチングで透視的に示す層間絶縁膜11のパターンの要部を示し、他を省略している。他を省略しない場合の図1のA−A線での断面図を図1(b)に示す。この図1(b)は前記図3(b)の従来例におけるB−B線での断面図と同様である。図1(c)は実施例2のトレンチゲート型MOS構造の要部平面図である。
また、前記図3(a)の平面図で半導体基板とゲート電極7であるpoly−Si、半導体基板表面に現れるn+エミッタ領域9を示した平面図が、従来例にかかる図4である。図4では細間隔の斜線ハッチングで示した長方形の矩形領域部分がn+エミッタ領域9形成の際、イオン注入を阻止してp+コンタクト領域10を表面に露出させるためのレジストがのっていたところである。微細化が進んだ場合、前述のトレンチゲート構造の場合でいうとトレンチ間隔が3μm以下で形成されるため、前記p+コンタクト領域10のレジスト寸法が必然的にさらに小さくなり、1辺が1μm以下となる。その結果、何らかのフォトプロセス異常があると、その部分のレジストが剥離しやすくなり、p+コンタクト領域10のパターン異常となるのである。
実施例1、2では、チャネル形成領域の上(基板表面側)にn+エミッタ領域が形成されない領域、すなわち、n+エミッタ領域パターンの欠落部13がわずかにでき、この部分では電流通路が形成されない。しかし、もともと、IGBTなどでは短絡電流を調整するために、チャネルを部分的に不活性にする場合があり、たとえば、全チャネル幅の5〜40%程度のチャネル幅を主電流が流れないようにして設計することは高耐圧のIGBTとしては一般的である。特に高耐圧のSi製IGBTでは、耐圧が高くなるほど全抵抗成分に占めるチャネル部分の抵抗成分の割合が低く(たとえば10%ぐらいに)なるので、前記欠落部13による伝達特性への影響は小さくなる。従って、全チャネル幅に対する前記欠落部13幅の割合は設計によっても変わるが、前述の5〜40%程度の範囲であれば、従来のものと変わりが無いとも言えるので、オン電圧などの伝達特性の面では大きな問題とはならないのである。
[実施例3、4]
本発明のトレンチ型IGBTにかかる実施例3と4のプレーナゲート型MOS構造の要部平面図を図2に示す。この図2では、前記図1の平面図と同様に、ゲート電極7であるpoly−Si、半導体基板表面に現れるn+エミッタ領域9パターンの要部と細間隔の斜線ハッチングで示すp+コンタクト領域10と広間隔の斜線ハッチングで透視的に示す層間絶縁膜11のパターンの要部を示し、他は省略している。他を省略しない場合のD−D線の要部断面図は、図5の従来例におけるE−E線の要部断面図と同等である。また図5(a)の平面図でゲート電極7であるpoly−Si、半導体基板表面に現れるn+エミッタ領域9と層間絶縁膜11を示した平面図が図6である。図6では細間隔の斜線ハッチングで示したp+コンタクト領域10が長方形であり、この部分がn+エミッタ領域9形成の際、レジストがのっていたところである。前述の図4のトレンチゲートと同じく微細化が進んだ場合、このpoly−Siゲート電極7の開口間隔が5μm以下で形成されるため、p+コンタクト領域10のレジスト寸法が必然的に小さくなり、1辺が短くなるためレジストと半導体基板との接触面積が小さくなる。もし何らかの異常があると、その部分のレジストが剥離しやすくなり、結果としてp+コンタクト領域10のパターン異常となる。
実施例5、6では、チャネル形成領域の表面にn+エミッタ領域が形成されない欠落部13がわずかにでき、この欠落部13では電流通路が形成されないが、前記実施例1、2での説明と同じ理由で、大きな問題とはならない。
2 n+バッファ層
3 n-ドリフト層
4 pベース領域
5 トレンチ
6 ゲート酸化膜
7 ゲート電極
8 エミッタ電極、主電極
9 n+エミッタ領域
10 p+コンタクト領域
11 層間絶縁膜
12 コレクタ電極
13 欠落部。
Claims (4)
- 第1導電型ドリフト層を有する第1導電型半導体基板と、
前記ドリフト層の上面に形成され、前記ドリフト層よりも高不純物濃度の第2導電型ベース領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度の第1導電型エミッタ領域と、
該ベース領域の表面に形成されて前記半導体基板の一方の主面に露出し、該ベース領域よりも高不純物濃度で前記エミッタ領域よりも拡散深さの深い第2導電型コンタクト領域と、
前記エミッタ領域と前記ベース領域を貫通して前記ドリフト層に達する条状のトレンチと、
該トレンチにゲート絶縁膜を介して埋め込まれてなるゲート電極と、を備え、
前記エミッタ領域は、
隣り合う前記トレンチに挟まれた表面層上で、前記隣り合うトレンチにそれぞれ接するとともに互いに離間する線状部と、
前記トレンチに沿う前記線状部が欠落する欠落部と、
前記互いに離間する線状部を連結する連結部と、を有し、
前記コンタクト領域は、
前記エミッタ領域の線状部および連結部で挟まれる中央部と、
該中央部に接し、前記エミッタ領域の欠落部から、前記表面層上に露出するとともに前記トレンチに達する延長部と、を有し、
前記コンタクト領域の中央部と延長部を合わせた領域の形状が多角形であるMOS型半導体装置の製造方法において、
前記エミッタ領域を形成するために第1導電型不純物をイオン注入するときに該イオンを遮蔽するためのマスクが、前記コンタクト領域の中央部と延長部とを形成する領域を覆って前記イオンを遮蔽することにより、前記コンタクト領域が前記表面層上に露出してなることを特徴とするMOS型半導体装置の製造方法。 - 前記マスクの形状が、矩形よりも多い辺の数を有する多角形であることを特徴とする請求項1に記載のMOS型半導体装置の製造方法。
- 前記延長部は、前記表面層を挟んで隣り合うトレンチの両方の側に形成されることを特徴とする請求項1または2に記載のMOS型半導体装置の製造方法。
- 前記延長部は、前記表面層を挟んで隣り合うトレンチの片方の側にのみ形成されることを特徴とする請求項1または2に記載のMOS型半導体装置の製造方法。
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