KR101339574B1 - 절연 게이트형 바이폴라 트랜지스터 - Google Patents

절연 게이트형 바이폴라 트랜지스터 Download PDF

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송인혁
박재훈
서동수
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삼성전기주식회사
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Abstract

본 발명은 게이트 전극, 제1 에미터 메탈, 제1 웰 영역 및 제3 웰 영역의 일부를 포함하는 액티브 영역; 공핍층의 신장을 지원하는 제2 웰 영역을 포함하는 종단 영역; 상기 액티브 영역과 상기 종단 영역 사이에 위치하며, 제2 에미터 메탈, 게이트 메탈 및 제3 웰 영역의 일부를 포함하는 연결 영역;을 포함하며, 상기 제3 웰 영역은 상기 액티브 영역 및 상기 연결 영역에 걸쳐서 형성되고, 상기 제1 에미터 메탈 및 상기 제2 에미터 메탈은 상기 제3 웰 영역의 상부에 형성되어 있는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터에 관한 것이다.

Description

절연 게이트형 바이폴라 트랜지스터 {Insulated Gate Bipolar Transistor}
본 발명은 절연 게이트형 바이폴라 트랜지스터에 관한 것이다.
최근 전력 변환 장치의 저소비전력화가 요구되고 있다. 따라서 전력 변환 장치 중 중심적인 역할을 수행하는 파워 반도체 디바이스에 의한 저소비전력화에 대한 연구가 활발하다.
특히, 파워 반도체 디바이스 중에서도 절연 게이트형 바이폴라 트랜지스터(이하 'IGBT'라 한다)에 대한 연구가 활발하다. 왜냐하면 상기 IGBT는 도전율 변조 효과(Conductivity modulation effect)에 의해 온(On) 전압을 감소시킬 수 있고, 전류 밀도의 상승을 유도할 수 있기 때문이다.
전류 밀도가 상승하는 경우, 포화 전압(Saturation Voltage)이 저감될 수 있다. 또, 전류 밀도가 상승하는 경우, 동일 정격 전류에서 칩 사이즈가 소형화되어 칩 제작 비용이 절감될 수 있다.
상기 IGBT의 종류에는 플래너(planar)형 IGBT, 트렌치(trench)형 IGBT 등이 있다. 상기 플래너(planar)형 IGBT는 웨이퍼 표면을 따라서 게이트 전극이 형성되어 있는 구조이다. 상기 트렌치(trench)형 IGBT는 웨이퍼 표면으로부터 수직으로 형성되는 트렌치(trench) 안에 산화막이 개입되고 게이트 전극이 매설된 구조로 형성되어 있다.
그러나 상기 절연 게이트형 바이폴라 트랜지스터는 래치업(Latch-up)이 발생한다는 문제점이 있다.
즉, IGBT의 p형 컬렉터 층으로부터 주입된 홀 캐리어(Hole carrier)에 의하여 p형 웰 층에서는 전압 강하(Voltage drop)가 발생할 수 있다. 상기 p형 웰 층에서의 전압 강하(Voltage drop)는 IGBT의 기생 NPN 트랜지스터(transistor)의 동작을 유발시켜, 래치업이 발생한다.
상기 래치업은 일반적으로 액티브 영역(Active region)에서만 발생하는 문제로 알려져있다.
그러나 IGBT가 고압내 소자로 사용될수록, 종단 영역(Termination region)의 폭이 넓어지므로, 상기 액티브 영역과 상기 종단 영역 사이의 경계면에서 래치업이 발생할 수 있다.
한국공개특허 제2012-0008506호
본 명세서는 래치업 발생을 억제한 절연 게이트형 바이폴라 트랜지스터를 제공하는 것을 목적으로 한다.
또, 본 명세서는 래치업 발생을 억제하기 위한 메탈 마스크 형상을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 절연 게이트형 바이폴라 트랜지스터는 게이트 전극, 제1 에미터 메탈, 제1 웰 영역 및 제3 웰 영역의 일부를 포함하는 액티브 영역, 공핍층의 신장을 지원하는 제2 웰 영역을 포함하는 종단 영역, 상기 액티브 영역과 상기 종단 영역 사이에 위치하며, 제2 에미터 메탈, 게이트 메탈 및 제3 웰 영역의 일부를 포함하는 연결 영역을 포함하며, 상기 제3 웰 영역은 상기 액티브 영역 및 상기 연결 영역에 걸쳐서 형성되고, 상기 제1 에미터 메탈 및 상기 제2 에미터 메탈은 상기 제3 웰 영역의 상부에 형성될 수 있다.
상기 액티브 영역, 상기 종단 영역 및 상기 연결 영역은 콜렉터 메탈, 상기 콜렉터 메탈 상에 형성된 콜렉터층, 상기 콜렉터층 상에 형성된 드리프트층을 포함하고, 상기 제1 웰 영역, 상기 제2 웰 영역 및 상기 제3 웰 영역은 상기 드리프트층 상에 형성될 수 있다.
상기 절연 게이트형 바이폴라 트랜지스터는 상기 제1 웰 영역 및 상기 제3 웰 영역의 상면 일부에 형성된 소스층을 더 포함할 수 있다.
상기 제3 웰 영역은 상기 제1 웰 영역과 전기적으로 접속될 수 있다.
상기 절연 게이트형 바이폴라 트랜지스터는 상기 제2 에미터 메탈과 상기 제3 웰 영역 사이에 형성된 제1 게이트 폴리 전극층 및 상기 게이트 메탈과 상기 제3 웰 영역 사이에 형성된 제2 게이트 폴리 전극층을 더 포함할 수 있다.
상기 제2 웰 영역의 두께 및 상기 제3 웰 영역의 두께는 상기 제1 웰 영역의 두께보다 두꺼울 수 있다.
상기 제1 에미터 메탈 및 상기 제2 에미터 메탈은 상기 제2 웰 영역과 전기적으로 접속될 수 있다.
상기 제2 에미터 메탈은 상기 게이트 메탈의 외측에 형성되고, 상기 제1 에미터 메탈은 상기 게이트 메탈의 내측에 형성될 수 있다.
본 발명의 다른 실시예에 따른 절연 게이트형 바이폴라 트랜지스터는 게이트 전극, 제1 웰 영역 및 제3 웰 영역의 일부를 포함하는 액티브 영역, 공핍층의 신장을 지원하는 제2 웰 영역을 포함하는 종단 영역, 상기 액티브 영역과 상기 종단 영역을 연결하며, 게이트 메탈 및 제3 웰 영의 일부를 포함하는 연결 영역, 상기 액티브 영역 및 상기 연결 영역에 형성된 에미터 메탈을 포함하며, 상기 에미터 메탈은 복수의 지점에서 상기 제3 웰 영역과 전기적으로 접속될 수 있다.
상기 에미터 메탈은 액티브 영역에 형성된 제1 에미터 메탈 및 연결 영역에 형성된 제2 에미터 메탈을 포함하며, 상기 제2 에미터 메탈은 상기 게이트 메탈의 외측에 형성되고, 상기 제1 에미터 메탈은 상기 게이트 메탈의 내측에 형성될 수 있다.
본 발명의 또 다른 실시예에 따른 절연 게이트형 바이폴라 트랜지스터는 컬렉터 메탈, 상기 컬렉터 메탈의 일 면상에 형성된 컬렉터층, 상기 컬렉터층의 일 면상에 형성된 드리프트층, 상기 드리프트층의 일 면상 중 액티브 영역에 형성된 제1 웰 영역, 상기 드리프트층의 일 면상 중 종단 영역에 형성된 제2 웰 영역, 상기 드리프트층의 일 면상 중 연결 영역에 형성된 제3 웰 영역, 상기 제1 웰 영역 및 상기 제3 웰 영역의 일 면상 중 일부에 형성된 소스 영역, 상기 소스 영역 사이에서 형성되고, 상기 드리프트층 내부에 이르도록 형성된 게이트 전극, 상기 제3 웰 영역과 복수의 지점에서 전기적으로 접속하는 에미터 메탈을 포함할 수 있다.
상기 에미터 메탈은 액티브 영역에 형성된 제1 에미터 메탈 및 연결 영역에 형성된 제2 에미터 메탈을 포함하며, 상기 제2 에미터 메탈은 상기 게이트 메탈의 외측에 형성되고, 상기 제1 에미터 메탈은 상기 게이트 메탈의 내측에 형성될 수 있다.
구체적으로 본 명세서의 개시에 의해, 래치업 발생을 억제하는 절연 게이트형 바이폴라 트랜지스터를 제공할 수 있다.
또, 본 명세서의 개시에 의해, 래치업 발생을 억제하기 위한 메탈 마스크 형상을 사용자에게 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 절연 게이트형 바이폴라 트랜지스터를 상면으로부터 모식적으로 본 평면도이다.
도 2는 도 1의 평면도에서 A-A' 부분의 단면을 모식적으로 나타낸 도면이다.
도 3은 절연 게이트형 바이폴라 트랜지스터의 기생 성분을 고려한 회로도이다.
도 4는 일반적인 절연 게이트형 바이폴라 트랜지스터에서의 홀 캐리어 흐름을 나타낸 도면이다.
도 5는 본 발명의 일 실시 형태에 따른 절연 게이트형 바이폴라 트랜지스터에서의 홀 캐리어 흐름을 나타낸 도면이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
또, 본 명세서에서, 어떤 구성이 다른 구성 상부에 있다고 언급되는 경우에 그것은 다른 구성 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성이 개재될 수도 있다는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 1은 본 발명의 일 실시 형태에 따른 절연 게이트형 바이폴라 트랜지스터를 상면으로부터 모식적으로 본 평면도이다.
도 1을 참조하면, 상기 절연 게이트형 바이폴라 트랜지스터의 상면에는 에미터 메탈(20), 게이트 메탈(30)이 형성되어 있다.
상기 절연 게이트형 바이폴라 트랜지스터 상면의 형상을 메탈 마스크 형상이라고 정의할 수 있다.
상기 에미터 메탈(20)은 에미터 메탈(20)의 하부에 형성된 에미터 전극에 전기적으로 접속되어 있다.
상기 에미터 메탈(20)은 상기 절연 게이트형 바이폴라 트랜지스터 상면의 중앙부 및 외곽측에 걸쳐서 형성되어 있다.
상기 게이트 메탈(30)은 게이트 전극에 전기적으로 접속되어, 외부의 제어 회로로부터 공급된 게이트 전압을 게이트 전극에 인가할 수 있다.
상기 게이트 메탈(30)은 상기 절연 게이트형 바이폴라 트랜지스터 상면의 중앙부 및 외곽측 사이에 형성될 수 있다.
상면에서 보았을 때, 상기 게이트 메탈(30)은 연결이 끊어진 지점이 존재할 수 있다. 상기 연결이 끊어진 지점을 통하여 절연 게이트형 바이폴라 트랜지스터의 상면 중앙부에 형성된 에미터 메탈과 외곽측에 형성된 에미터 메탈이 서로 연결될 수 있다.
게이트 메탈의 연결이 끊어진 지점 하부에는 게이트 폴리 전극(120)이 형성되어 있다. 절연 게이트형 바이폴라 트랜지스터의 상면에서 상기 게이트 메탈(30)의 연결이 끊어진 것처럼 보이더라도, 상기 게이트 메탈(30)은 상기 게이트 폴리 전극(120)을 통하여 전기적으로 연결될 수 있다.
도 2는 도 1의 평면도에서 A-A' 부분의 단면을 모식적으로 나타낸 도면이다.
도 2를 참조하면, 상기 절연 게이트형 바이폴라 트랜지스터의 하부에는 컬렉터 메탈(10)이 형성될 수 있다.
상기 컬렉터 메탈의 일 면상에는 p형 컬렉터층(40)이 형성될 수 있다.
상기 p형 컬렉터층(40)의 일 면상에는 n형 드리프트층(50)이 형성될 수 있다.
상기 n형 드리프트층의 일 면상에는 p형 웰 영역(60)이 형성될 수 있다.
한편, 절연 게이트형 반도체 장치 전체의 관점으로부터 내측을 액티브 영역(100)이라고 정의하기로 한다.
또, 절연 게이트형 반도체 장치 전체의 관점으로부터 외측을 종단 영역(200)이라고 정의하기로 한다.
또, 상기 액티브 영역(100)과 상기 종단 영역(200) 사이에 위치하는 영역을 연결 영역(300)이라고 정의하기로 한다.
상기 연결 영역(300)은 액티브 영역(100)에서 발생하는 공핍층의 확산을 종단 영역(200)으로 부드럽게 연결해 주는 역할을 수행할 수 있다.
상기 웰 영역(60)은 제1 웰 영역(60-1), 제2 웰 영역(60-2), 제3 웰 영역(60-3)을 포함할 수 있다.
상기 제1 웰 영역(60-1)은 상기 드리프트층(50)의 일 면상 중 액티브 영역(100)에 형성될 수 있다.
상기 제2 웰 영역(60-2)은 상기 드리프트층(50)의 일 면상 중 종단 영역(200)에 형성될 수 있다.
상기 제3 웰 영역(60-3)은 상기 드리프트층(50)의 일 면상 중 연결 영역(300) 및 액티브 영역(100)에 걸쳐서 형성될 수 있다.
상기 제3 웰 영역(60-3)은 터미네이션 링(termination ring)으로 사용될 수 있다.
상기 제3 웰 영역(60-3)과 상기 제1 웰 영역(60-1)이 전기적으로 분리되어 있는 경우, 분리된 부분에서 전계 집중 현상에 의한 내압 감소가 발생한다. 따라서 상기 문제를 해결하기 위하여, 상기 제3 웰 영역(60-3)은 상기 제1 웰 영역(60-1)과 전기적으로 접속될 수 있다.
상기 제2 웰 영역(60-2)의 두께 및 상기 제3 웰 영역(60-3)의 두께는 상기 제1 웰 영역(60-1)의 두께보다 두꺼울 수 있다.
상기 제1 웰 영역(60-1) 및 상기 제3 웰 영역(60-3)의 일 면상 중 일부에는 n형 소스 영역(70)이 형성될 수 있다.
상기 n형 소스 영역(70) 사이에서 상기 드리프트층(50) 내부에 이르도록 게이트 전극(80)이 형성될 수 있다.
절연층이 상기 게이트 전극(80)을 둘러쌓을 수 있다.
상기 제3 웰 영역(60-3)의 상부에는 에미터 메탈(20), 게이트 메탈(30)이 형성될 수 있다. 상기 에미터 메탈(20)은 제1 에미터 메탈(20-1), 제2 에미터 메탈(20-2)을 포함할 수 있다.
상기 제1 에미터 메탈(20-1)은 액티브 영역(100)에 형성된 에미터 메탈을 의미할 수 있다. 상기 제2 에미터 메탈(20-2)은 연결 영역(300)에 형성된 에미터 메탈을 의미할 수 있다.
상기 게이트 메탈(30)이 형성된 지점을 기준으로 하여 상기 게이트 메탈(30)의 내측에 제1 에미터 메탈(20-1)이 형성될 수 있다. 또, 상기 게이트 메탈(30)이 형성된 지점을 기준으로 하여 상기 게이트 메탈(30)의 외측에 제1 에미터 메탈(20-2)이 형성될 수 있다.
상기 게이트 메탈(30)과 상기 제1 에미터 메탈(20-1)이 서로 가까운 지점에 위치하는 경우, 각 전극 사이에 스파이크(spike)가 발생할 수 있다. 따라서 상기 게이트 메탈(30)과 상기 제1 에미터 메탈(20-1) 사이의 간격은 10㎛ 이상인 것이 바람직하다.
본 발명의 일 실시예에 의하면, 절연 게이트형 바이폴라 트랜지스터의 단면에서 보았을 때, 상기 에미터 메탈(20)은 복수의 지점에서 상기 제3 웰 영역(60-3)과 전기적으로 접속할 수 있다.
바람직하게는, 상기 게이트 메탈(30)의 내측 및 외측에 해당하는 지점에 에미터 메탈(20)과 제3 웰 영역(60-3)의 전기적 접속점(a, b)이 존재할 수 있다.
상기 제2 웰 영역(60-2) 및 상기 드리프트층(50) 일부의 상면에는 필드 산화막(110)이 형성될 수 있다. 바람직하게는, 상기 종단 영역(200) 및 상기 연결 영역(300)의 외측 일부에 상기 필드 산화막(110)이 형성될 수 있다.
상기 제2 에미터 메탈(20-2)과 상기 제3 웰 영역(60-3) 사이에는 제1 게이트 폴리 전극층(120-1)이 형성될 수 있다.
상기 제1 게이트 폴리 전극층(120-1)은 내압 발생시(게이트=0V), 전계 플레이트(electric field plate) 역할을 위한 것이다. 도 4를 참조하면, 기존에는 상기 게이트 폴리 전극층(120)이 게이트 메탈(30)과 컨택하고 있다.
본 발명의 일 실시예에 의하면, 상기 제1 게이트 폴리 전극층(120-1)은 에미터 메탈(20-2)과 컨택할 수 있다. 왜냐하면 에미터 전극은 어플리케이션(application) 회로상 항상 그라운드(ground) 전극으로 사용되므로, 기존 구조와 특성 차이를 유발하지 않기 때문이다.
또, 상기 게이트 메탈(30)과 상기 제3 웰 영역(60-3) 사이에는 제2 게이트 폴리 전극층(120-2)이 형성될 수 있다.
상기 제2 게이트 폴리 전극층(120-2)의 저항값은 적은 것이 바람직하다. 따라서 상기 제2 게이트 폴리 전극층(120-2)의 폭은 30㎛ 이상일 수 있다.
또, 각 층간의 접속을 방지하기 위하여, 층간 산화막(130)이 형성될 수 있다.
도 3은 절연 게이트형 바이폴라 트랜지스터의 기생 성분을 고려한 회로도이다.
도 3을 참조하면, 상기 컬렉터 메탈(10)은 회로도의 A영역에 대응된다.
또, 상기 p형 컬렉터층(40)은 회로도의 B영역에 대응된다. 또, 상기 n형 드리프트층(50)은 회로도의 C영역에 대응된다. 또, 상기 p형 웰 영역(60)은 회로도의 D영역에 대응된다. 즉, 상기 p형 컬렉터층(40), 상기 n형 드리프트층(50), 상기 p형 웰 영역(60)은 PNP 트랜지스터를 형성할 수 있다.
또, 상기 n형 소스 영역(70)은 회로도의 F영역에 대응된다. 즉, 상기 n형 드리프트층(50), 상기 p형 웰 영역(60), 상기 n형 소스 영역(70)은 기생 NPN 트랜지스터를 형성할 수 있다.
또, 상기 게이트 전극(80)은 회로도의 E영역에 대응된다. 또, 상기 에미터 메탈(20)은 회로도의 G영역에 대응된다.
한편, 상기 p형 웰 영역(60)이 IGBT 회로도에서의 저항 성분을 의미한다.
IGBT가 동작하는 경우, 홀 캐리어(Hole carrier)가 p형 웰 영역(60)을 통과할 때, 전압 강하(voltage drop)가 발생한다. 또, 상기 전압 강하 값이 빌트인 포텐셜(Built-in potential) 이상이 될 경우, 기생 NPN 트랜지스터가 동작하게 된다. 이 때, 상기 절연 게이트형 바이폴라 트랜지스터에서 래치업(latch-up)이 발생한다.
도 4는 일반적인 절연 게이트형 바이폴라 트랜지스터에서의 홀 캐리어 흐름을 나타낸 도면이다.
도 4를 참조하면, IGBT의 온 동작 시에, 액티브 영역(100)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 제1 웰 영역(60-1)을 통해 이동할 수 있다(⑦).
그러나 종단 영역(200)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 가장 저항이 적은 경로인 제3 웰 영역(60-3)을 통해 에미터 메탈(20)로 이동하게 된다(①, ②, ③).
이 때, 상기 제3 웰 영역(60-3)에서의 홀 캐리어 농도는 상기 제1 웰 영역(60-1)에서의 홀 캐리어 농도보다 높다. 또, 종단 영역(200)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어의 이동 경로가 액티브 영역(100)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어의 이동 경로보다 길다.
따라서 종단 영역(300)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어에 의하여 큰 전압 강하가 발생한다.
또, 연결 영역(300)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 가장 저항이 적은 경로인 제3 웰 영역(60-3)을 통해 에미터 메탈(20)로 이동하게 된다(④, ⑤, ⑥). 마찬가지로 연결 영역(300)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어에 의하여 상당한 전압 강하가 발생한다.
제3 웰 영역(60-3)과 제1 웰 영역(60-1)은 전기적으로 서로 접속되어 있기 때문에, 상기 전압 강하는 래치업에 영향을 미칠 수 있다. 즉, 상기 전압 강하 값이 빌트인 포텐셜(built-in potential) 이상이 될 경우, 래치업 현상이 발생할 수 있다.
또, 상기 절연 게이트형 바이폴라 트랜지스터가 내압 소자일수록 종단 영역(200)의 폭이 넓어지므로 래치업의 발생위험은 더욱 증가하게 된다.
도 5는 본 발명의 일 실시 형태에 따른 절연 게이트형 바이폴라 트랜지스터에서의 홀 캐리어 흐름을 나타낸 도면이다.
도 5를 참조하면, IGBT의 온 동작 시에, 액티브 영역(100)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 제1 웰 영역(60-1)을 통해 이동할 수 있다(⑦).
종단 영역(200)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 가장 저항이 적은 경로인 제3 웰 영역(60-3)을 통해 에미터 메탈(20)로 이동하게 된다(①, ②, ③).
한편, 본 발명의 일 실시예에 의하면, 절연 게이트형 바이폴라 트랜지스터의 단면에서 보았을 때, 상기 에미터 메탈(20)은 복수의 지점에서 상기 제3 웰 영역(60-3)과 전기적으로 접속할 수 있다. 예컨대, 게이트 메탈(30)의 내측 및 외측에 해당하는 지점에 에미터 메탈(20)과 제3 웰 영역(60-3)의 전기적 접속점(a, b)이 존재할 수 있다.
종래의 경우, 종단 영역(200)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 소정의 전기적 접속점(b)까지 이동하여야 하므로 큰 전압 강하가 발생한다.
본 발명의 일 실시예에 의하면, 종단 영역(200)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 소정의 전기적 접속점(b)까지 이동할 필요가 없다.
즉, 종단 영역(200)에서의 컬렉터층(40)으로부터 주입된 홀 캐리어는 소정의 전기적 접속점(b)보다 더 가까운 경로에 위치한 전기적 접속점(a)을 통하여 에미터 메탈(20-2)로 배출될 수 있다.
다시 말해, 본 발명의 일 실시예에 의한 절연 게이트형 바이폴라 트랜지스터는 종단 영역(200)에서 생성된 홀 캐리어들의 이동 경로를 줄여 래치업 저항을 줄인 구조이다.
고내압을 위하여, 종단 영역(200)의 폭이 넓어지게 되는 경우라고 하더라도, 홀 캐리어들의 이동 경로를 감소시킬 수 있으므로, 종단 영역(200)과 액티브 영역(100) 경계 영역에서 발생된 전압 강하는 무시 가능한 수준으로 감소될 수 있다.
상기 구조를 채용하기 위하여, 도 1에 설명된 메탈 마스크 형상이 사용될 수 있다.
도 1을 참조하면, 게이트 메탈의 연결이 끊어진 지점 하부에는 게이트 폴리 전극(120)이 형성되어 있다. 절연 게이트형 바이폴라 트랜지스터의 상면에서 상기 게이트 메탈(30)의 연결이 끊어진 것처럼 보이더라도, 상기 게이트 메탈(30)은 상기 게이트 폴리 전극(120)을 통하여 전기적으로 연결될 수 있다.
따라서 상기 메탈 마스크 형상을 이용하여, 본 발명의 일 실시예에 따른 절연 게이트형 바이폴라 트랜지스터를 구현할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
10 : 컬렉터 메탈 20 : 에미터 메탈
30 : 게이트 메탈 40 : p형 컬렉터층
50 : n형 드리프트층 60 : p형 웰 영역
70 : n형 소스 영역 80 : 게이트 전극
100 : 액티브 영역 110 : 필드 산화막
120 : 폴리 전극층
200 : 종단 영역
300 : 연결 영역

Claims (12)

  1. 게이트 전극, 제1 에미터 메탈, 제1 웰 영역 및 제3 웰 영역의 일부를 포함하는 액티브 영역;
    공핍층의 신장을 지원하는 제2 웰 영역을 포함하는 종단 영역; 및
    상기 액티브 영역과 상기 종단 영역 사이에 위치하며, 제2 에미터 메탈, 게이트 메탈 및 제3 웰 영역의 일부를 포함하는 연결 영역;을 포함하며,
    상기 제3 웰 영역은 상기 액티브 영역 및 상기 연결 영역에 걸쳐서 형성되고,
    상기 제1 에미터 메탈 및 상기 제2 에미터 메탈은 상기 제3 웰 영역의 상부에 형성되어 있는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  2. 제1 항에 있어서,
    상기 액티브 영역, 상기 종단 영역 및 상기 연결 영역은 콜렉터 메탈, 상기 콜렉터 메탈 상에 형성된 콜렉터층 및 상기 콜렉터층 상에 형성된 드리프트층을 포함하고,
    상기 제1 웰 영역, 상기 제2 웰 영역 및 상기 제3 웰 영역은 상기 드리프트층 상에 형성되는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  3. 제1 항에 있어서,
    상기 제1 웰 영역 및 상기 제3 웰 영역의 상면 일부에 형성된 소스층을 더 포함하는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  4. 제1 항에 있어서,
    상기 제3 웰 영역은 상기 제1 웰 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  5. 제1 항에 있어서,
    상기 제2 에미터 메탈과 상기 제3 웰 영역 사이에 형성된 제1 게이트 폴리 전극층 및 상기 게이트 메탈과 상기 제3 웰 영역 사이에 형성된 제2 게이트 폴리 전극층을 더 포함하는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  6. 제1 항에 있어서,
    상기 제2 웰 영역의 두께 및 상기 제3 웰 영역의 두께는 상기 제1 웰 영역의 두께보다 두꺼운 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  7. 제1 항에 있어서,
    상기 제1 에미터 메탈 및 상기 제2 에미터 메탈은 상기 제2 웰 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  8. 제1 항에 있어서,
    상기 제2 에미터 메탈은 상기 게이트 메탈의 외측에 형성되고,
    상기 제1 에미터 메탈은 상기 게이트 메탈의 내측에 형성되는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  9. 게이트 전극, 제1 웰 영역 및 제3 웰 영역의 일부를 포함하는 액티브 영역;
    공핍층의 신장을 지원하는 제2 웰 영역을 포함하는 종단 영역;
    상기 액티브 영역과 상기 종단 영역을 연결하며, 게이트 메탈 및 제3 웰 영의 일부를 포함하는 연결 영역; 및
    상기 액티브 영역 및 상기 연결 영역에 형성된 에미터 메탈을 포함하며,
    상기 에미터 메탈은 복수의 지점에서 상기 제3 웰 영역과 전기적으로 접속하는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  10. 제9 항에 있어서,
    상기 에미터 메탈은 액티브 영역에 형성된 제1 에미터 메탈 및 연결 영역에 형성된 제2 에미터 메탈을 포함하며,
    상기 제2 에미터 메탈은 상기 게이트 메탈의 외측에 형성되고,
    상기 제1 에미터 메탈은 상기 게이트 메탈의 내측에 형성되는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  11. 컬렉터 메탈;
    상기 컬렉터 메탈의 일 면상에 형성된 컬렉터층;
    상기 컬렉터층의 일 면상에 형성된 드리프트층;
    상기 드리프트층의 일 면상 중 액티브 영역에 형성된 제1 웰 영역;
    상기 드리프트층의 일 면상 중 종단 영역에 형성된 제2 웰 영역;
    상기 드리프트층의 일 면상 중 연결 영역에 형성된 제3 웰 영역;
    상기 제1 웰 영역 및 상기 제3 웰 영역의 일 면상 중 일부에 형성된 소스 영역;
    상기 소스 영역 사이에서 형성되고, 상기 드리프트층 내부에 이르도록 형성된 게이트 전극; 및
    상기 제3 웰 영역과 복수의 지점에서 전기적으로 접속하는 에미터 메탈;을 포함하는 절연 게이트형 바이폴라 트랜지스터.
  12. 제11 항에 있어서,
    상기 에미터 메탈은 액티브 영역에 형성된 제1 에미터 메탈 및 연결 영역에 형성된 제2 에미터 메탈을 포함하며,
    상기 제2 에미터 메탈은 상기 게이트 메탈의 외측에 형성되고,
    상기 제1 에미터 메탈은 상기 게이트 메탈의 내측에 형성되는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
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