JP2011108800A - 横型igbt及び横型igbtの製造方法 - Google Patents
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Abstract
【課題】ボンディングパッドを直上に配置して小型化を可能にしつつ電界集中による耐圧低下を防止する。
【解決手段】n型半導体エピタキシャル層5の表面に、エミッタ電極18、コレクタ電極20及びゲート電極16を形成した横型IGBT1において、前記コレクタ電極20及び前記ゲート電極16の上に絶縁層30を設け、この絶縁層30の上に前記エミッタ電極18に繋がるボンディングパッド32を設け、前記n型半導体エピタキシャル層5の内部には、前記ボンディングパッド32の電位により電界が集中する箇所であるエリアBに絶縁部40を設けた。
【選択図】図1
【解決手段】n型半導体エピタキシャル層5の表面に、エミッタ電極18、コレクタ電極20及びゲート電極16を形成した横型IGBT1において、前記コレクタ電極20及び前記ゲート電極16の上に絶縁層30を設け、この絶縁層30の上に前記エミッタ電極18に繋がるボンディングパッド32を設け、前記n型半導体エピタキシャル層5の内部には、前記ボンディングパッド32の電位により電界が集中する箇所であるエリアBに絶縁部40を設けた。
【選択図】図1
Description
本発明は、横型IGBT(Insulated Gate Bipolar Transistor:絶縁ゲートバイポーラトランジスタ)及び横型IGBTの製造方法に関する。
従来、パワーデバイスは、大電力を駆動および制御するために車載用途などにおいて広く用いられている。このパワーデバイスには、スイッチング動作を行う大出力のパワートランジスタがある。このパワートランジスタには、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBTなどが知られている。
IGBTの素子構造には、横型構造と縦型構造とがあり、横型構造のIGBT(以下、単に「横型IGBT」と言う)においては、エミッタ電極とコレクタ電極とゲート電極とが半導体の同一表面側に配置されている。したがって、この横型IGBTでは他のドライブ回路などとの集積化が容易であるという利点がある。
IGBTの素子構造には、横型構造と縦型構造とがあり、横型構造のIGBT(以下、単に「横型IGBT」と言う)においては、エミッタ電極とコレクタ電極とゲート電極とが半導体の同一表面側に配置されている。したがって、この横型IGBTでは他のドライブ回路などとの集積化が容易であるという利点がある。
ところで、MOSFETにおいては、ワイヤボンディング用のソースパッドおよびドレインパッドを、当該MOSFETを用いて構成したパワーMOSFET等のチップ(集積回路)の片側に寄せて当該チップとは別に設けた構造が知られている。係る構造により、配線抵抗が小さくなり、オン抵抗を下げることができるなどのメリットがあることが知られている(例えば、特許文献1参照)。
しかしながら、先行技術のように、チップ上に直接ワイヤボンディングを行わず、チップとは別にワイヤボンディングのためのエリアを独立して設ける構成とした場合には、次の問題がある。すなわち、1又は複数のチップを実装した半導体装置を構成する場合、当該半導体装置にはチップごとにワイヤボンディングのためのエリアを設ける必要があるため、半導体装置の面積が大きくなるという問題がある。
この問題は、ワイヤボンディングのためのボンディングパッドをチップの上に直接形成することで解消し得る。しかしながら、横型IGBTにおいては、チップの上にボンディングパッドを設けた場合、半導体内に電界の集中が生じチップの耐圧が低下するという問題が生じる。
この問題は、ワイヤボンディングのためのボンディングパッドをチップの上に直接形成することで解消し得る。しかしながら、横型IGBTにおいては、チップの上にボンディングパッドを設けた場合、半導体内に電界の集中が生じチップの耐圧が低下するという問題が生じる。
本発明は、上述した事情に鑑みてなされたものであり、電界集中による耐圧低下を防止しつつ小型化が可能な横型IGBT及び横型IGBTの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTにおいて、前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、或いは、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設け、前記半導体の内部には、前記ボンディングパッドの電位により電界が集中する箇所に絶縁部を設けたことを特徴とする。
本発明によれば、横型IGBTにおいて、ボンディングパッドをゲート電極等の上に形成したためチップの上にボンディングワイヤを直接接続でき小型化が可能になる。このとき、半導体の内部には、ボンディングパッドの電位により電界が集中する箇所に絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTにおいて、前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする。
本発明によれば、横型IGBTにおいて、コレクタ電極及びゲート電極の上に絶縁層を設け、この絶縁層の上にエミッタ電極に繋がるボンディングパッドを設ける構成とした。この構成により、チップの上にボンディングワイヤを直接接続でき小型化が可能になる。このとき、半導体の内部には、ボンディングパッドとコレクタ電極の電位差によりコレクタ領域のエミッタ電極側には電界集中箇所が生じるが、当該箇所には絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
また上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTにおいて、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設け、前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする。
本発明によれば、横型IGBTにおいて、エミッタ電極及びゲート電極の上に絶縁層を設け、この絶縁層の上にコレクタ電極に繋がるボンディングパッドを設ける構成とした。この構成により、チップの上にボンディングワイヤを直接接続できるため小型化が可能になる。また、前記絶縁層には前記エミッタ電極と導通したシールド用板を前記ボンディングパッドに対向して設けたため、ボンディングパッドの電磁的影響を反対極性電位のシールド用板でシールドすることができる。さらに、このシールド用板の端部をコレクタ電極の手前まで延ばすことで、ボンディングパッドにより半導体内部に生じる電界集中箇所をコレクタ領域のエミッタ電極側に制限することができる。そして、この電界集中箇所には絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
また本発明は、本発明に係る上記横型IGBTにおいて、前記絶縁部の深さを、前記コレクタ領域の深さの2倍以上5倍以下としたことを特徴とする。
本発明によれば、ボンディングパッドをゲート電極等の上に形成した場合でも、降伏電圧を高い値に維持し、耐圧を十分に高めることができる。さらに、絶縁部の深さをコレクタ領域の深さの5倍以下を限度とすることで、耐圧と出力特性とのバランスを図ることができる。
また上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTの製造方法であって、前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設ける工程と、を備え、前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成することを特徴とする。
本発明によれば、エミッタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。これにより、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型IGBTを製造できる。
また上記目的を達成するために、本発明は、半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTの製造方法であって、前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設ける工程と、を備え、前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成することを特徴とする。
本発明によれば、コレクタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。これにより、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型IGBTを製造できる。
本発明によれば、横型IGBTにおいて、ボンディングパッドをゲート電極等の上に形成したため小型化が可能になる。このとき、半導体の内部には、ボンディングパッドの電位により電界が集中する箇所に絶縁部を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
本発明によれば、横型IGBTにおいて、エミッタ電極に繋がるボンディングパッドをゲート電極の上に絶縁層を介して設け、半導体の内部には、コレクタ電極が接続されるコレクタ領域のエミッタ電極側に絶縁部を設けることで、電界集中箇所に設けられた絶縁部によりアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
本発明によれば、横型IGBTにおいて、コレクタ電極に繋がるボンディングパッドをゲート電極の上に絶縁層を介して設け、更に、絶縁層にはエミッタ電極と導通しコレクタ電極の手前まで端部が延びるシールド用板をボンディングパッドに対向して設け、また、半導体の内部には、コレクタ電極が接続されるコレクタ領域のエミッタ電極側に絶縁部を設けることで、電界集中箇所に設けられた絶縁部によりアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
また本発明において、絶縁部の深さをコレクタ領域の深さの2倍以上5倍以下とすることで、ボンディングパッドをゲート電極等の上に形成した場合でも、降伏電圧を高い値に維持し、耐圧を十分に高めることができる。さらに、絶縁部の深さをコレクタ領域の深さの5倍以下を限度とすることで、耐圧と出力特性とのバランスを図ることができる。
また本発明によれば、横型IGBTの製造方法において、絶縁膜を形成する前に、コレクタ領域のエミッタ電極側に凹部を形成し、絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成したため、エミッタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。
また本発明によれば、横型IGBTの製造方法において、絶縁膜を形成する前に、コレクタ領域のエミッタ電極側に凹部を形成し、絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成したため、コレクタ電極に繋がるボンディングパッドをゲート電極の上に設ける際に耐圧低下防止のために要する絶縁部を、ゲート電極の絶縁膜の形成時に一緒に形成できる。
以下、図面を参照して本発明の実施形態について説明する。
[第1実施形態]
図1は、本実施形態に係る横型IGBT1の模式的な断面図である。
横型IGBT1は、シリコン支持基板2の上には、シリコン酸化膜から成るSOI(Silicon on Insulator)絶縁膜3を介して、n型半導体エピタキシャル層(半導体層)5が形成されている。このn型半導体エピタキシャル層5は、n型ドリフト層6として用いられる。このn型ドリフト層6の表面には、p型ベース領域8と、p型コレクタ領域10とが間隔をおいて拡散されている。更に、p型ベース領域8の一部表面領域には、n型エミッタ領域12が拡散されている。
[第1実施形態]
図1は、本実施形態に係る横型IGBT1の模式的な断面図である。
横型IGBT1は、シリコン支持基板2の上には、シリコン酸化膜から成るSOI(Silicon on Insulator)絶縁膜3を介して、n型半導体エピタキシャル層(半導体層)5が形成されている。このn型半導体エピタキシャル層5は、n型ドリフト層6として用いられる。このn型ドリフト層6の表面には、p型ベース領域8と、p型コレクタ領域10とが間隔をおいて拡散されている。更に、p型ベース領域8の一部表面領域には、n型エミッタ領域12が拡散されている。
p型ベース領域8の上には、絶縁膜(ゲート絶縁膜)14を介してゲート電極16が形成されている。また、n型エミッタ領域12とp型ベース領域8の表面には、これらn型エミッタ領域12及びp型ベース領域8と電気的に接続されたエミッタ電極18が形成され、p型コレクタ領域10の表面には当該p型コレクタ領域10と電気的に接続されたコレクタ電極20が形成されている。
このように、横型IGBT1においては、ゲート電極16、エミッタ電極18及びコレクタ電極20のそれぞれが同一表面側に形成されている。
このように、横型IGBT1においては、ゲート電極16、エミッタ電極18及びコレクタ電極20のそれぞれが同一表面側に形成されている。
そして、横型IGBT1は、ゲート電極16及びエミッタ電極18の間に正電位が与えられることで、n型エミッタ領域12及びn型ドリフト層6との間にnチャネルが形成されターンONする。これに伴い、コレクタ側のp型コレクタ領域10とn型ドリフト層6とが順バイアスされ、p型コレクタ領域10にはコレクタ電極20からホール(正孔)注入が生じる。そして、注入されたホールのプラス電荷と同じだけの電子がn型ドリフト層6に集まり、当該n型ドリフト層6の抵抗低下が起こることで横型IGBT1はON状態となり、コレクタ電極20からエミッタ電極18に電流が流れる(エミッタ電極18からn型エミッタ領域12に電子が取り込まれる)。
本実施形態の横型IGBT1においては、ゲート電極16及びコレクタ電極20の上には、これらを覆って絶縁層30が形成されている。この絶縁層30の表面には、ゲート電極16及びコレクタ電極20にコンタクトするためのコンタクト孔(図示省略)が設けられている。さらに、この絶縁層30の表面には、エミッタ電極18に導通したボンディングパッド32が形成されている。このボンディングパッド32の表面には、ボンディングワイヤ34が図示しないワイヤボンディング装置を用いてボンディングされる。
このように、横型IGBT1の上にボンディングパッド32を設け、このボンディングパッド32にボンディングワイヤ34をボンディングするため、当該横型IGBT1を備えて構成したチップ、及び、当該チップを実装した半導体装置の面積縮小化が可能になる。
このように、横型IGBT1の上にボンディングパッド32を設け、このボンディングパッド32にボンディングワイヤ34をボンディングするため、当該横型IGBT1を備えて構成したチップ、及び、当該チップを実装した半導体装置の面積縮小化が可能になる。
ただし、横型IGBT1の上にボンディングパッド32を形成した場合、何ら対策を施さなければ、n型半導体エピタキシャル層5に電界の集中が生じ耐圧が低下するという問題が生じる。そこで、n型半導体エピタキシャル層5には、図1に示すように、電界が集中する箇所に絶縁部40が設けられている。
図2は、横型IGBT1のOFF状態における断面内電位分布を示す図である。
この横型IGBT1では、コレクタ電極20の真上に絶縁層30を挟んでエミッタ電極に導通したボンディングパッド32が形成されているため、図2に示すように、これらコレクタ電極20とボンディングパッド32との間の絶縁層30内のポイントAでは比較的大きな電位差が生じている。これにより、n型半導体エピタキシャル層5には、図2に示すように、ポイントAに近い箇所、すなわち、その表層であってコレクタ電極20及びp型コレクタ領域10の傍らに沿ったエリアBで等電位線が狭くなって電界が集中する(強くなる)。このエリアBは、n型ドリフト層6として作用する箇所でもあるため、この箇所に電界が集中すると、n型ドリフト層6を電子がドリフトした際にアバランシェ現象が発生し易くなり、コレクタ−エミッタ間の降伏電圧Vcesが低下する。
この横型IGBT1では、コレクタ電極20の真上に絶縁層30を挟んでエミッタ電極に導通したボンディングパッド32が形成されているため、図2に示すように、これらコレクタ電極20とボンディングパッド32との間の絶縁層30内のポイントAでは比較的大きな電位差が生じている。これにより、n型半導体エピタキシャル層5には、図2に示すように、ポイントAに近い箇所、すなわち、その表層であってコレクタ電極20及びp型コレクタ領域10の傍らに沿ったエリアBで等電位線が狭くなって電界が集中する(強くなる)。このエリアBは、n型ドリフト層6として作用する箇所でもあるため、この箇所に電界が集中すると、n型ドリフト層6を電子がドリフトした際にアバランシェ現象が発生し易くなり、コレクタ−エミッタ間の降伏電圧Vcesが低下する。
そこで、本実施形態では、この電界が集中するエリアBに絶縁部40を設けることとしている。このエリアBに絶縁部40を設けることで、このエリアBでのアバランシェ現象が発生することがない。これにより、例えば図3(A)に示すように、絶縁部40を設けない場合には、降伏電圧Vcesが約370ボルトであるのに対し、絶縁部40を設けた場合には、降伏電圧Vcesが約840ボルトと高い値を示し、耐圧が向上することとなる。
また図4のブレークダウンポイントの分布図に示されるように、エリアBに絶縁部40を設けることでブレークダウンポイントが均一化されることからも降伏電圧Vcesの向上が推察される。
また図4のブレークダウンポイントの分布図に示されるように、エリアBに絶縁部40を設けることでブレークダウンポイントが均一化されることからも降伏電圧Vcesの向上が推察される。
このとき、エリアBに絶縁部40を設けることで当該エリアBでのアバランシェ現象の発生を抑えることができるものの、絶縁部40の大きさによっては、アバランシェ現象の抑止効果が不十分となる。このため、絶縁部40の大きさは、アバランシェ現象を抑えて降伏電圧Vcesの向上が得られる範囲とすることが必要となる。
図5は絶縁部40の大きさと降伏電圧Vcesの関係を示す図であり、図5(A)は絶縁部40の深さXと降伏電圧Vcesの関係を示し、図5(B)は絶縁部40の幅Yと降伏電圧Vcesの関係を示す。なお、図1に示すように、絶縁部40の深さXは、n型半導体エピタキシャル層5の表面を基準とした深さである。また、p型コレクタ領域10の深さは約3μmとしている。
図5(A)に示すように、降伏電圧Vcesは、絶縁部40の幅Yを固定した場合、深さXが「0」から大きくなるほど高い値を示し、p型コレクタ領域10の約2倍ほどで有意な値を示す。また、降伏電圧Vcesは、絶縁部40の深さXがp型コレクタ領域10の約5倍に達すると飽和傾向を示す。すなわち、絶縁部40の深さXを、p型コレクタ領域10の2〜5倍とすることで十分な耐圧の向上が得られる。また絶縁部40の深さXをp型コレクタ領域10の5倍以上の深さとすることもできる。
しかしながら、当該絶縁部40がn型ドリフト層6にとって抵抗として作用することを考慮すると、耐圧効果が飽和する深さ(すなわち、p型コレクタ領域10の5倍)を限度とすることが望ましい。
一方、図5(B)に示すように、絶縁部40の幅Yについては、例えば深さXが8μmの場合は、幅Yが少なくとも2.5μm以上のときに降伏電圧Vcesが有意な値を示すこととなる。
図5(A)に示すように、降伏電圧Vcesは、絶縁部40の幅Yを固定した場合、深さXが「0」から大きくなるほど高い値を示し、p型コレクタ領域10の約2倍ほどで有意な値を示す。また、降伏電圧Vcesは、絶縁部40の深さXがp型コレクタ領域10の約5倍に達すると飽和傾向を示す。すなわち、絶縁部40の深さXを、p型コレクタ領域10の2〜5倍とすることで十分な耐圧の向上が得られる。また絶縁部40の深さXをp型コレクタ領域10の5倍以上の深さとすることもできる。
しかしながら、当該絶縁部40がn型ドリフト層6にとって抵抗として作用することを考慮すると、耐圧効果が飽和する深さ(すなわち、p型コレクタ領域10の5倍)を限度とすることが望ましい。
一方、図5(B)に示すように、絶縁部40の幅Yについては、例えば深さXが8μmの場合は、幅Yが少なくとも2.5μm以上のときに降伏電圧Vcesが有意な値を示すこととなる。
かかる絶縁部40は、ゲート電極16の絶縁膜14の形成と一緒に形成することができる。具体的には、図6に示すように、n型半導体エピタキシャル層5の表面に、p型ベース領域8と、p型コレクタ領域10とを拡散し、また、p型ベース領域8の一部表面領域にn型エミッタ領域12を拡散したシリコン(Si)ウェハを製造する(ステップS1)。次いで、p型コレクタ領域10に隣接して当該p型コレクタ領域10の深さの2〜5倍の深さの凹部としてのトレンチ(溝)をドライエッチにより作成する(ステップS2)。そして、n型半導体エピタキシャル層5のトレンチを含む表面全体にSiO2膜を絶縁体として堆積することで絶縁部40を形成する(ステップS3)。最後に、SiO2膜を所定厚みまでエッチングすることで絶縁膜14を形成する(ステップS4)。このように、絶縁膜14の形成ステップの前に、トレンチ形成ステップを行うだけで、簡単に絶縁部40を絶縁膜14と一緒に形成することができる。この絶縁膜14の形成後は、ゲート電極16やエミッタ電極18、コレクタ電極20などの各種電極の形成、これら電極の上への絶縁層30の形成、当該絶縁層30の上へのボンディングパッド32の形成といった工程(デバイス工程)が行われる。
以上説明したように、本実施形態によれば、エミッタ電極18に繋がるボンディングパッド32をゲート電極16等の上に形成したため、この横型IGBT1の上にボンディングワイヤ34を直接ボンディングでき、当該横型IGBT1を有するチップを実装した半導体装置の小型化が可能になる。このとき、n型半導体エピタキシャル層5の内部には、ボンディングパッド32の電位により電界が集中する箇所(エリアB)に絶縁部40を設ける構成としたため、電界集中箇所でのアバランシェ現象の発生が抑えられ、耐圧低下を防止できる。
また本実施形態によれば、絶縁部40の深さを、p型コレクタ領域10の深さの2倍以上5倍以下とした。この構成により、ボンディングパッド32をゲート電極16等の上に形成した場合でも、降伏電圧を高い値に維持し、耐圧を十分に高めることができる。さらに、絶縁部40の深さをコレクタ領域の深さの5倍以下を限度とすることで、耐圧と出力特性とのバランスが良好になる。
また本実施形態によれば、ゲート電極16の絶縁膜14を形成する前に、p型コレクタ領域10のエミッタ電極18側に凹部を形成し、絶縁膜14の形成時に当該凹部にSiO2から成る絶縁体を堆積させて絶縁部40を形成した。
これにより、絶縁部40を、絶縁膜14の形成時に一緒に形成できるため、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型IGBT1を製造できる。
これにより、絶縁部40を、絶縁膜14の形成時に一緒に形成できるため、製造プロセスの煩雑化を招くことなく小型で耐圧のある横型IGBT1を製造できる。
[第2実施形態]
上述した実施形態では、エミッタ電極18に電気的に繋がったボンディングパッド32が真上に形成された横型IGBT1を説明した。これに対して、本実施形態では、コレクタ電極20に電気的に繋がったボンディングパッド132が真上に形成された横型IGBT100について説明する。
図7は、本実施形態に係る横型IGBT100の模式的な断面図である。なお、同図において、第1実施形態と同一の部材については同じ符号を付し、その説明を省略する。
上述した実施形態では、エミッタ電極18に電気的に繋がったボンディングパッド32が真上に形成された横型IGBT1を説明した。これに対して、本実施形態では、コレクタ電極20に電気的に繋がったボンディングパッド132が真上に形成された横型IGBT100について説明する。
図7は、本実施形態に係る横型IGBT100の模式的な断面図である。なお、同図において、第1実施形態と同一の部材については同じ符号を付し、その説明を省略する。
この図に示すように、本実施形態の横型IGBT100においては、ゲート電極16を覆う絶縁層30が、当該ゲート電極16とエミッタ電極18を覆って形成されている。そして、この絶縁層30の表面に、コレクタ電極20に導通したボンディングパッド132が形成され、このボンディングパッド132の表面にボンディングワイヤ34がボンディングされる。
また、この横型IGBT100には、図7に示すように、エミッタ電極18に電気的に接続され、ボンディングパッド132と対向する板状の導電性のシールド用板134が絶縁層30の中に設けられている。このシールド用板134は、少なくともゲート電極16を覆い端部134Aがコレクタ電極20の手前に位置する程度の大きさに形成されている。これにより、横型IGBT100がON状態のときに、ボンディングパッド132(コレクタ電極20)と反対電位となるシールド用板134(エミッタ電極18)が当該ボンディングパッド132とゲート電極16やn型半導体エピタキシャル層5の間に介在することとなる。このため、ボンディングパッド132がゲート電極16やn型半導体エピタキシャル層5に与える電磁気的影響がシールド用板134でシールドされ耐圧が確保される。
図8は、横型IGBT100のOFF状態における断面内電位分布を示す図である。
この横型IGBT100では、上記シールド用板134がボンディングパッド132と対向して絶縁層30内に設けられることで断面内電位分布が操作される。すなわち、シールド用板134の端部134Aをコレクタ電極20の手前まで延ばすことで、図8に示すように、等電位線が密になり電界が集中するエリアBを第1実施形態と同様に、コレクタ電極20(p型コレクタ領域10)のエミッタ電極18側に制限することができる。したがって、第1実施形態と同様に、n型半導体エピタキシャル層5の表層からp型コレクタ領域10の傍らに沿ったエリアBに絶縁部40を設けることで、アバランシェ現象の発生を抑え耐圧の向上を図ることができる。
なお、シールド用板134は、ゲート電極16を覆い、かつ、電界集中箇所をコレクタ電極20(p型コレクタ領域10)の近傍に集められる程度にコレクタ電極20側に端部134Aが延びていれば十分であり、コレクタ電極20の直近まで延びる必要はない。
この横型IGBT100では、上記シールド用板134がボンディングパッド132と対向して絶縁層30内に設けられることで断面内電位分布が操作される。すなわち、シールド用板134の端部134Aをコレクタ電極20の手前まで延ばすことで、図8に示すように、等電位線が密になり電界が集中するエリアBを第1実施形態と同様に、コレクタ電極20(p型コレクタ領域10)のエミッタ電極18側に制限することができる。したがって、第1実施形態と同様に、n型半導体エピタキシャル層5の表層からp型コレクタ領域10の傍らに沿ったエリアBに絶縁部40を設けることで、アバランシェ現象の発生を抑え耐圧の向上を図ることができる。
なお、シールド用板134は、ゲート電極16を覆い、かつ、電界集中箇所をコレクタ電極20(p型コレクタ領域10)の近傍に集められる程度にコレクタ電極20側に端部134Aが延びていれば十分であり、コレクタ電極20の直近まで延びる必要はない。
これにより、例えば図9(A)に示すように、絶縁部40を設けない場合には、降伏電圧Vcesが約235ボルトであるのに対し、絶縁部40を設けた場合には、降伏電圧Vcesが約835ボルトと高い値を示し、耐圧が向上することとなる。また図10のブレークダウンポイントの分布図に示されるように、エリアBに絶縁部40を設けることでブレークダウンポイントが均一化されることからも降伏電圧Vcesの向上が推察される。
また、n型半導体エピタキシャル層5でのエリアBの箇所が第1実施形態の横型IGBT1と同様であるため、本実施形態の横型IGBT100の絶縁部40は、第1実施形態の図6に示した工程と同様にして形成することができる。このとき、第1実施形態においては、絶縁膜14の形成後に、ゲート電極16やエミッタ電極18、コレクタ電極20などの各種電極の形成、これら電極の上への絶縁層30の形成、当該絶縁層30の上へのボンディングパッド32の形成といった工程を行ったが、本実施形態では、絶縁層30の形成時に、上記シールド用板134の形成が行われる。
以上説明したように、本実施形態によれば、コレクタ電極20に繋がるボンディングパッド132をゲート電極16等の上に形成したため、この横型IGBT1の上にボンディングワイヤ34を直接ボンディングでき、当該横型IGBT1を有するチップを実装した半導体装置の小型化が可能になる。
また絶縁層30にはエミッタ電極18と導通したシールド用板134をボンディングパッド132に対向して設けたため、ボンディングパッド132の電磁的影響を反対極性電位のシールド用板134でシールドすることができる。
これに加え、シールド用板134の端部134Aをコレクタ電極20の手前まで延ばすことで、ボンディングパッド132によりn型半導体エピタキシャル層5に生じる電界集中箇所をp型コレクタ領域10のエミッタ電極18側に制限することができる。そして、この電界集中箇所に絶縁部40を設けることで、当該電界集中箇所でのアバランシェ現象の発生が抑えられ耐圧低下を防止できる。
なお、シールド用板134を設けない場合には、n型半導体エピタキシャル層5に生じる電界集中の箇所に絶縁部40を適宜に設ければよい。
また絶縁層30にはエミッタ電極18と導通したシールド用板134をボンディングパッド132に対向して設けたため、ボンディングパッド132の電磁的影響を反対極性電位のシールド用板134でシールドすることができる。
これに加え、シールド用板134の端部134Aをコレクタ電極20の手前まで延ばすことで、ボンディングパッド132によりn型半導体エピタキシャル層5に生じる電界集中箇所をp型コレクタ領域10のエミッタ電極18側に制限することができる。そして、この電界集中箇所に絶縁部40を設けることで、当該電界集中箇所でのアバランシェ現象の発生が抑えられ耐圧低下を防止できる。
なお、シールド用板134を設けない場合には、n型半導体エピタキシャル層5に生じる電界集中の箇所に絶縁部40を適宜に設ければよい。
なお、上述した各実施形態は、あくまでも本発明の一態様を示すものであり、本発明の範囲内で任意に変形及び応用が可能である。
例えば、n型半導体エピタキシャル層5の基材には、シリコン(Si)の他にも、SiC(炭化ケイ素)やGaN(窒化ガリウム)を用いることができる。
また、半導体エピタキシャル層をn型としてnチャネル型の横型IGBTを説明したが、半導体エピタキシャル層をp型としてpチャネル型の横型IGBTとしても良い。
さらに本発明は、例えば、図1におけるp型コレクタ領域10をn型ドレイン領域として構成したパワーMOSFETにも適用することも可能である。
また、半導体エピタキシャル層をn型としてnチャネル型の横型IGBTを説明したが、半導体エピタキシャル層をp型としてpチャネル型の横型IGBTとしても良い。
さらに本発明は、例えば、図1におけるp型コレクタ領域10をn型ドレイン領域として構成したパワーMOSFETにも適用することも可能である。
また、横型IGBTは、第1導電型を有する半導体層と、前記半導体層の表面領域に形成された、第2導電型を有するベース領域と、前記ベース領域内の一部表面領域に形成された第1導電型を有するエミッタ領域と、前記エミッタ領域から前記ベース領域を経て前記半導体層に至る露出表面を覆うように形成された絶縁膜と、前記エミッタ領域と前記ベース領域を経て前記半導体層に至る露出表面上に前記絶縁膜を介して形成されたゲート電極と、前記半導体層の表面領域に前記ベース領域とは独立に形成された、第2導電型を有するコレクタ領域と、前記エミッタ領域および前記ベース領域に電気的に接続されるエミッタ電極と、前記コレクタ領域に電気的に接続されるコレクタ電極とを有して構成されたものとして特定される。第1導電型は例えばp型又はn型であり、第2導電型は第1導電型と異なる導電型である。そして、係る構成を備える任意の横型IGBTに本発明を適用することができる。
1、100 横型IGBT
3 絶縁膜
5 n型半導体エピタキシャル層(半導体)
6 n型ドリフト層
8 p型ベース領域
10 p型コレクタ領域
12 n型エミッタ領域
14 絶縁膜
16 ゲート電極
18 エミッタ電極
20 コレクタ電極
30 絶縁層
32、132 ボンディングパッド
34 ボンディングワイヤ
40 絶縁部
134 シールド用板
134A 端部
Vces 降伏電圧
3 絶縁膜
5 n型半導体エピタキシャル層(半導体)
6 n型ドリフト層
8 p型ベース領域
10 p型コレクタ領域
12 n型エミッタ領域
14 絶縁膜
16 ゲート電極
18 エミッタ電極
20 コレクタ電極
30 絶縁層
32、132 ボンディングパッド
34 ボンディングワイヤ
40 絶縁部
134 シールド用板
134A 端部
Vces 降伏電圧
Claims (6)
- 半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTにおいて、
前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、或いは、前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設け、
前記半導体の内部には、前記ボンディングパッドの電位により電界が集中する箇所に絶縁部を設けたことを特徴とする横型IGBT。 - 半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTにおいて、
前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設け、
前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする横型IGBT。 - 半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTにおいて、
前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設け、
前記半導体の内部には、前記コレクタ電極が接続されるコレクタ領域の前記エミッタ電極側に絶縁部を設けたことを特徴とする横型IGBT。 - 前記絶縁部の深さを、前記コレクタ領域の深さの2倍以上5倍以下としたことを特徴とする請求項2又は3に記載の横型IGBT。
- 半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTの製造方法であって、
前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、
前記コレクタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記エミッタ電極に繋がるボンディングパッドを設ける工程と、を備え、
前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成する
ことを特徴とする横型IGBTの製造方法。 - 半導体の表面に、エミッタ電極、コレクタ電極及びゲート電極を形成した横型IGBTの製造方法であって、
前記半導体の表面に前記ゲート電極との間の絶縁膜を形成する工程と、
前記エミッタ電極及び前記ゲート電極の上に絶縁層を設け、この絶縁層の上に前記コレクタ電極に繋がるボンディングパッドを設けるとともに、前記絶縁層には前記エミッタ電極と導通し前記コレクタ電極の手前まで端部が延びるシールド用板を前記ボンディングパッドに対向して設ける工程と、を備え、
前記絶縁膜を形成する前に、前記コレクタ領域の前記エミッタ電極側に凹部を形成し、前記絶縁膜の形成時に当該凹部に絶縁体を堆積させて絶縁部を形成する
ことを特徴とする横型IGBTの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009261625A JP2011108800A (ja) | 2009-11-17 | 2009-11-17 | 横型igbt及び横型igbtの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009261625A JP2011108800A (ja) | 2009-11-17 | 2009-11-17 | 横型igbt及び横型igbtの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011108800A true JP2011108800A (ja) | 2011-06-02 |
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ID=44231974
Family Applications (1)
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JP2009261625A Pending JP2011108800A (ja) | 2009-11-17 | 2009-11-17 | 横型igbt及び横型igbtの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011108800A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015015341A (ja) * | 2013-07-04 | 2015-01-22 | 三菱電機株式会社 | 半導体装置 |
CN107919391A (zh) * | 2017-11-16 | 2018-04-17 | 重庆邮电大学 | 一种具有槽型氧化层和垂直缓冲层的rc‑ligbt |
-
2009
- 2009-11-17 JP JP2009261625A patent/JP2011108800A/ja active Pending
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CN107919391A (zh) * | 2017-11-16 | 2018-04-17 | 重庆邮电大学 | 一种具有槽型氧化层和垂直缓冲层的rc‑ligbt |
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