JP3211729B2 - 増幅器及び電圧制御ゲインコントロール回路 - Google Patents
増幅器及び電圧制御ゲインコントロール回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、増幅器及び電圧制
御ゲインコントロール回路に関し、特に、増幅器とその
利得制御を行うための電圧制御ゲインコントロール回路
とをモノリシックＩＣ化した増幅器及び電圧制御コント
ロール回路に関する。
御ゲインコントロール回路に関し、特に、増幅器とその
利得制御を行うための電圧制御ゲインコントロール回路
とをモノリシックＩＣ化した増幅器及び電圧制御コント
ロール回路に関する。
【０００２】
【従来の技術】この種の電圧制御ゲインコントロール回
路としては、従来、図５に回路図を示すもの（従来例
１）が知られている。この図に示すゲインコントロール
回路は、笠島他，「ＣＤＭＡ方式携帯電話用ＧａＡｓ
ＡＧＣアンプ」，信学技報，ＥＤ９５−１６０，ＭＷ９
５−１４５，ＩＣＤ９５−２１６（１９９６−０１），
第５５〜６０頁に記載された回路である。図５を参照し
て、このゲインコントロール回路は多段の増幅器の段間
に設けられて、前段の増幅器（図示せず）からの信号Ｉ
Ｎを減衰させ、図示されない後段の増幅器に信号ＯＵＴ
として伝達する。回路の構成は、トランジスタとキャパ
シタとの直列回路を、前段の増幅器から後段の増幅器に
至る信号線の中間点とグランドとの間に設け、トランジ
スタ（ＧａＡｓ ＦＥＴ）のゲート電圧ＶAGCを可変に
した構成となっている。この回路において、ＦＥＴのゲ
ート電圧をピンチオフ電圧以上に変化させると、ＦＥＴ
はオープン状態からスルー状態に変化するので、前段の
増幅器の出力信号ＩＮはトランジスタのソース・ドレイ
ン間を通過し、キャパシタを介して接地されるようにな
る。これにより、前段増幅器の出力信号を減衰させるこ
とができる。つまり、増幅器の利得を制御できる。
路としては、従来、図５に回路図を示すもの（従来例
１）が知られている。この図に示すゲインコントロール
回路は、笠島他，「ＣＤＭＡ方式携帯電話用ＧａＡｓ
ＡＧＣアンプ」，信学技報，ＥＤ９５−１６０，ＭＷ９
５−１４５，ＩＣＤ９５−２１６（１９９６−０１），
第５５〜６０頁に記載された回路である。図５を参照し
て、このゲインコントロール回路は多段の増幅器の段間
に設けられて、前段の増幅器（図示せず）からの信号Ｉ
Ｎを減衰させ、図示されない後段の増幅器に信号ＯＵＴ
として伝達する。回路の構成は、トランジスタとキャパ
シタとの直列回路を、前段の増幅器から後段の増幅器に
至る信号線の中間点とグランドとの間に設け、トランジ
スタ（ＧａＡｓ ＦＥＴ）のゲート電圧ＶAGCを可変に
した構成となっている。この回路において、ＦＥＴのゲ
ート電圧をピンチオフ電圧以上に変化させると、ＦＥＴ
はオープン状態からスルー状態に変化するので、前段の
増幅器の出力信号ＩＮはトランジスタのソース・ドレイ
ン間を通過し、キャパシタを介して接地されるようにな
る。これにより、前段増幅器の出力信号を減衰させるこ
とができる。つまり、増幅器の利得を制御できる。
【０００３】ところで、一般に、増幅器のゲインコント
ロール回路には、増幅利得のコントロール量（最大利得
と最小利得との差）が大きいことが望まれるのである
が、この点で、図５に示す従来例１のゲインコントロー
ル回路には、改良すべき余地が残されている。すなわ
ち、従来例１の回路において、ゲインコントロール量
は、ＦＥＴがオープン状態のときのゲイン（最大ゲイ
ン）とスルー状態のときのゲイン（最小ゲイン）との差
によって決まるのであるが、ＦＥＴがスルー状態のとき
はグランドとの間にキャパシタのインピーダンスが介在
し、完全なショート状態にはならない。そのため、最小
利得が十分小さくならないからである。上記の容量性イ
ンピーダンスを実用に差し支えない程度にまで下げよう
とすると大きな容量値が必要になり、このような電圧制
御ゲインコントロールを備える増幅器をモノリシックＩ
Ｃで実現することが困難になってしまう。
ロール回路には、増幅利得のコントロール量（最大利得
と最小利得との差）が大きいことが望まれるのである
が、この点で、図５に示す従来例１のゲインコントロー
ル回路には、改良すべき余地が残されている。すなわ
ち、従来例１の回路において、ゲインコントロール量
は、ＦＥＴがオープン状態のときのゲイン（最大ゲイ
ン）とスルー状態のときのゲイン（最小ゲイン）との差
によって決まるのであるが、ＦＥＴがスルー状態のとき
はグランドとの間にキャパシタのインピーダンスが介在
し、完全なショート状態にはならない。そのため、最小
利得が十分小さくならないからである。上記の容量性イ
ンピーダンスを実用に差し支えない程度にまで下げよう
とすると大きな容量値が必要になり、このような電圧制
御ゲインコントロールを備える増幅器をモノリシックＩ
Ｃで実現することが困難になってしまう。
【０００４】上記の、キャパシタだけでゲインコントロ
ールしようとするときに生じる問題を解決する一つの方
法に、インダクタンスと容量との共振におけるインピー
ダンス極小化現象を用いる方法が考えられる。そのよう
なＬＣの共振を用いてゲインコントロールを行うモノリ
シックＩＣ化増幅器の一例（従来例２）が、特開昭６４
−４２９０５号公報に記載されている。上記公報記載の
増幅器の回路図を示す図６（ａ）及び利得の周波数特性
を示す図６（ｂ）を参照すると、一対のｎｐｎ型バイポ
ーラトランジスタ６２，６３を差動構成に接続した差動
増幅器の一方の出力点（トランジスタ６３のコレクタ電
極）に、インダクタとキャパシタとの直列接続からな
る、高域低インピーダンスの直列共振回路６５が接続さ
れている。この共振回路６５は、その共振点で差動増幅
器の出力点を低インピーダンス化することで、図６
（ｂ）に示すように、高周波領域における最小利得の上
昇を抑制する。そして、これにより、若しこの直列共振
回路が設けられていない場合に生じる、高周波領域での
利得減衰量（最大利得と最小利得との差）の低下を防い
でいる。
ールしようとするときに生じる問題を解決する一つの方
法に、インダクタンスと容量との共振におけるインピー
ダンス極小化現象を用いる方法が考えられる。そのよう
なＬＣの共振を用いてゲインコントロールを行うモノリ
シックＩＣ化増幅器の一例（従来例２）が、特開昭６４
−４２９０５号公報に記載されている。上記公報記載の
増幅器の回路図を示す図６（ａ）及び利得の周波数特性
を示す図６（ｂ）を参照すると、一対のｎｐｎ型バイポ
ーラトランジスタ６２，６３を差動構成に接続した差動
増幅器の一方の出力点（トランジスタ６３のコレクタ電
極）に、インダクタとキャパシタとの直列接続からな
る、高域低インピーダンスの直列共振回路６５が接続さ
れている。この共振回路６５は、その共振点で差動増幅
器の出力点を低インピーダンス化することで、図６
（ｂ）に示すように、高周波領域における最小利得の上
昇を抑制する。そして、これにより、若しこの直列共振
回路が設けられていない場合に生じる、高周波領域での
利得減衰量（最大利得と最小利得との差）の低下を防い
でいる。
【０００５】特にモノリシックＩＣ化されているわけで
はないが、ＬＣの直列共振を用いてゲインコントロール
を行う増幅器の別の例（従来例３）が、特開平３−２９
７２２７号公報に開示されている。従来例３の回路図を
示す図７（ａ）及びそのゲインの周波数特性を示す図７
（ｂ）を参照すると、この従来例３の増幅器は、増幅器
７３の出力信号の検波信号を出力するレベル検波器７４
と、そのレベル検波器の出力信号の大きさに応じてイン
ピーダンスが変化する可変インピーダンス回路７５と、
コイルＬとコンデンサＣとを直列に接続した直列共振回
路７６とを備えている。可変インピーダンス回路７５と
直列共振回路７６とは、増幅器７３の入力点との間に直
列に接続されている。直列共振回路の共振点ｆ0は、妨
害波の周波数になるよう設定されている。このようにす
ることによって、強電界の妨害波を大きく減衰させ、共
振周波数から外れた弱電界の希望波の利得を大きくし
て、希望波を明瞭に受信できるようにしている。
はないが、ＬＣの直列共振を用いてゲインコントロール
を行う増幅器の別の例（従来例３）が、特開平３−２９
７２２７号公報に開示されている。従来例３の回路図を
示す図７（ａ）及びそのゲインの周波数特性を示す図７
（ｂ）を参照すると、この従来例３の増幅器は、増幅器
７３の出力信号の検波信号を出力するレベル検波器７４
と、そのレベル検波器の出力信号の大きさに応じてイン
ピーダンスが変化する可変インピーダンス回路７５と、
コイルＬとコンデンサＣとを直列に接続した直列共振回
路７６とを備えている。可変インピーダンス回路７５と
直列共振回路７６とは、増幅器７３の入力点との間に直
列に接続されている。直列共振回路の共振点ｆ0は、妨
害波の周波数になるよう設定されている。このようにす
ることによって、強電界の妨害波を大きく減衰させ、共
振周波数から外れた弱電界の希望波の利得を大きくし
て、希望波を明瞭に受信できるようにしている。
【０００６】
【発明が解決しようとする課題】上述したように、増幅
器のゲインコントロールにＬＣの直列共振を用いると、
容量だけで利得調整を行う場合に比べ、ゲインコントロ
ール量を大きくできる。しかしながら、そのようなＬＣ
の共振を利用するゲインコントロールにおける第１の問
題は、モノリシックＩＣ上でキャパシタとインダクタと
を実現すると、たとえ高周波帯ではあっても、容量値あ
るいはインダクタンス値が大きくなり、半導体チップ内
に実現することが困難となることである。
器のゲインコントロールにＬＣの直列共振を用いると、
容量だけで利得調整を行う場合に比べ、ゲインコントロ
ール量を大きくできる。しかしながら、そのようなＬＣ
の共振を利用するゲインコントロールにおける第１の問
題は、モノリシックＩＣ上でキャパシタとインダクタと
を実現すると、たとえ高周波帯ではあっても、容量値あ
るいはインダクタンス値が大きくなり、半導体チップ内
に実現することが困難となることである。
【０００７】例えば、共振周波数ｆがｆ＝１ＧＨｚであ
るとすると、容量値Ｃとインダクタンス値Ｌの積ＬＣ
は、ＬＣ＝２５（ｎＨ×ｐＦ）程度必要となる。そこ
で、容量値ＣをＩＣで実現できる程度の１ｐＦと小さく
したとすると、インダクタンスの値は２５ｎＨと大きく
なってしまう。このような大きなインダクタンス値を半
導体チップ上で実現しようとすると、チップ内での占有
面積が大きくなってチップの小型化が困難になってしま
う。一方、キャパシタだけでは、ｆ＝１ＧＨｚのとき、
Ｃ＝１ｐＦでは約１６０Ωの抵抗をもち損失が大きくな
ってしまうので、損失を小さくするためには大きな容量
値が必要となり、やはりチップ内での占有面積が大きく
なってしまう。
るとすると、容量値Ｃとインダクタンス値Ｌの積ＬＣ
は、ＬＣ＝２５（ｎＨ×ｐＦ）程度必要となる。そこ
で、容量値ＣをＩＣで実現できる程度の１ｐＦと小さく
したとすると、インダクタンスの値は２５ｎＨと大きく
なってしまう。このような大きなインダクタンス値を半
導体チップ上で実現しようとすると、チップ内での占有
面積が大きくなってチップの小型化が困難になってしま
う。一方、キャパシタだけでは、ｆ＝１ＧＨｚのとき、
Ｃ＝１ｐＦでは約１６０Ωの抵抗をもち損失が大きくな
ってしまうので、損失を小さくするためには大きな容量
値が必要となり、やはりチップ内での占有面積が大きく
なってしまう。
【０００８】ＬＣの共振を用いるゲインコントロールの
第２の問題は、直列共振回路のＱ値が下がり、ゲインコ
ントロール量を大きくできないことである。すなわち、
従来例２（図６（ａ））においては、直列共振回路６５
に差動増幅器のトランジスタ６３が並列に挿入されてい
ることになる。又、従来例３（図７（ａ））において
は、少なくともレベル検波器７４とダイオードＤ1と
が、直列共振回路７６に並列に挿入されている。このよ
うに、直列共振回路に並列にインダクタやキャパシタ或
いはトランジスタなどを付加すると共振におけるＱ値が
低下することは、よく知られたことである。ところが、
ゲインコントロールの変化量は信号の通過時と遮断時の
損失差であり、信号通過時の損失は、共振回路のＱ値が
高ければ高いほど大きくできるのである。
第２の問題は、直列共振回路のＱ値が下がり、ゲインコ
ントロール量を大きくできないことである。すなわち、
従来例２（図６（ａ））においては、直列共振回路６５
に差動増幅器のトランジスタ６３が並列に挿入されてい
ることになる。又、従来例３（図７（ａ））において
は、少なくともレベル検波器７４とダイオードＤ1と
が、直列共振回路７６に並列に挿入されている。このよ
うに、直列共振回路に並列にインダクタやキャパシタ或
いはトランジスタなどを付加すると共振におけるＱ値が
低下することは、よく知られたことである。ところが、
ゲインコントロールの変化量は信号の通過時と遮断時の
損失差であり、信号通過時の損失は、共振回路のＱ値が
高ければ高いほど大きくできるのである。
【０００９】従って本発明は、増幅器とその利得調整の
ための電圧制御ゲインコントロール回路とをモノリシッ
クＩＣ化するとき、大きなゲインコントロール量を持つ
電圧制御ゲインコントロール回路を小さなキャパシタ、
小さなインダクタで実現できるようにし、特性向上、小
型・軽量化、高集積化できるようにすることを目的とす
るものである。
ための電圧制御ゲインコントロール回路とをモノリシッ
クＩＣ化するとき、大きなゲインコントロール量を持つ
電圧制御ゲインコントロール回路を小さなキャパシタ、
小さなインダクタで実現できるようにし、特性向上、小
型・軽量化、高集積化できるようにすることを目的とす
るものである。
【００１０】
【課題を解決するための手段】本発明の電圧制御ゲイン
コントロール回路は、増幅器に前置され又は増幅器の段
間に設けられて電圧制御により増幅器の利得を制御する
電圧制御ゲインコントロール回路であって、前記増幅器
と接地電位点との間にキャパシタとインダクタとの直列
共振回路を含む電圧制御ゲインコントロール回路におい
て、前記直列共振回路を前記接地電位点側に配し、前記
増幅器と前記直列共振回路との間にトランジスタを前記
直列共振回路に直列に設け、増幅すべき信号又は増幅さ
れた信号を前記直列共振回路に直列に設けたトランジス
タのドレイン・ソース間を通して前記トランジスタに接
続された前記直列共振回路に通過させて、前記直列共振
回路から接地することで、増幅器の利得を制御するよう
に構成したことを特徴とする。
コントロール回路は、増幅器に前置され又は増幅器の段
間に設けられて電圧制御により増幅器の利得を制御する
電圧制御ゲインコントロール回路であって、前記増幅器
と接地電位点との間にキャパシタとインダクタとの直列
共振回路を含む電圧制御ゲインコントロール回路におい
て、前記直列共振回路を前記接地電位点側に配し、前記
増幅器と前記直列共振回路との間にトランジスタを前記
直列共振回路に直列に設け、増幅すべき信号又は増幅さ
れた信号を前記直列共振回路に直列に設けたトランジス
タのドレイン・ソース間を通して前記トランジスタに接
続された前記直列共振回路に通過させて、前記直列共振
回路から接地することで、増幅器の利得を制御するよう
に構成したことを特徴とする。
【００１１】本発明は、この種の一般的なＩＣとは異な
って、共振回路の接地をパッケージのチップマウントエ
リアから取らない。本発明においては、チップ上には、
共振回路の接地専用の電極（ボンディングパッド）を設
け、一方、パッケージに対しては、リードフレームの複
数のリード端子の内の一つを共振回路の接地専用のリー
ド端子とする。そして、チップ上の接地用ボンディング
パッドとリードフレームの上記接地専用のリード端子と
を、ボンディングワイヤで接続する。これにより、接地
用ボンディングワイヤのインダクタンスと、専用接地リ
ード端子の寄生インダクタンスとを、ＬＣ共振のインダ
クタンスに利用する。それら二つのインダクタンスの
分、チップ上で実現すべきインダクタンス値を小さくで
きるので、チップを小型化できる。
って、共振回路の接地をパッケージのチップマウントエ
リアから取らない。本発明においては、チップ上には、
共振回路の接地専用の電極（ボンディングパッド）を設
け、一方、パッケージに対しては、リードフレームの複
数のリード端子の内の一つを共振回路の接地専用のリー
ド端子とする。そして、チップ上の接地用ボンディング
パッドとリードフレームの上記接地専用のリード端子と
を、ボンディングワイヤで接続する。これにより、接地
用ボンディングワイヤのインダクタンスと、専用接地リ
ード端子の寄生インダクタンスとを、ＬＣ共振のインダ
クタンスに利用する。それら二つのインダクタンスの
分、チップ上で実現すべきインダクタンス値を小さくで
きるので、チップを小型化できる。
【００１２】しかも、ＬＣ直列共振回路にはトランジス
タなど他の回路素子を並列に接続しないので、共振のＱ
値を大きくでき、ゲインコントロール量を大きくでき
る。
タなど他の回路素子を並列に接続しないので、共振のＱ
値を大きくでき、ゲインコントロール量を大きくでき
る。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、実施例を用い図面を参照して、詳細に説明する。
て、実施例を用い図面を参照して、詳細に説明する。
【００１４】（実施例１）始めに、本発明の第１の実施
例（実施例１）を用いて、本発明の基本的な構成および
作用原理を説明する。図１は、実施例１によるモノリシ
ックＩＣ化増幅器の、回路図を主体とした模式的平面図
である。又、主としてチップとパッケージのリード端子
との関係を表わす模式的平面図を、図２に示す。図１を
参照して、本実施例の増幅器は、初段のトランジスタ増
幅器１０と後段のトランジスタ増幅器１１とを縦列２段
に接続した増幅器である。チップ１３上には、信号入力
電極１から初段増幅器１０への信号線路の中間点とグラ
ンド電極７との間に、トランジスタＱ1，キャパシタ
Ｃ，インダクタＬが直列に接続されている。チップの、
ゲインコントロール回路のグランド電極７は、低抵抗金
属ワイヤ８で、パッケージ１８のリード端子９に接続さ
れている。このリード端子９はゲインコントロール回路
の接地専用の機能リード端子であって、プリント配線板
のような、このＩＣを実装するための実装用基板のグラ
ンド１９に接地される。チップ上のキャパシタＣはＭＩ
Ｍ（Ｍｅｔａｌ―Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構
造であり、インダクタＬは低抵抗金属薄膜で形成されて
いる。トランジスタＱ1のゲート電極は、チップ上に形
成されたゲート抵抗ＲGを介して、チップのゲインコン
トロール電極１４に接続されている。
例（実施例１）を用いて、本発明の基本的な構成および
作用原理を説明する。図１は、実施例１によるモノリシ
ックＩＣ化増幅器の、回路図を主体とした模式的平面図
である。又、主としてチップとパッケージのリード端子
との関係を表わす模式的平面図を、図２に示す。図１を
参照して、本実施例の増幅器は、初段のトランジスタ増
幅器１０と後段のトランジスタ増幅器１１とを縦列２段
に接続した増幅器である。チップ１３上には、信号入力
電極１から初段増幅器１０への信号線路の中間点とグラ
ンド電極７との間に、トランジスタＱ1，キャパシタ
Ｃ，インダクタＬが直列に接続されている。チップの、
ゲインコントロール回路のグランド電極７は、低抵抗金
属ワイヤ８で、パッケージ１８のリード端子９に接続さ
れている。このリード端子９はゲインコントロール回路
の接地専用の機能リード端子であって、プリント配線板
のような、このＩＣを実装するための実装用基板のグラ
ンド１９に接地される。チップ上のキャパシタＣはＭＩ
Ｍ（Ｍｅｔａｌ―Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構
造であり、インダクタＬは低抵抗金属薄膜で形成されて
いる。トランジスタＱ1のゲート電極は、チップ上に形
成されたゲート抵抗ＲGを介して、チップのゲインコン
トロール電極１４に接続されている。
【００１５】本発明の特徴の一つは、図１に示す回路図
から分るように、ＬＣ直列共振回路にはトランジスタＱ
1が直列に接続されているだけであり、従来例２或いは
従来例３とは異なって、直列共振回路に並列に接続され
る回路あるいは素子は何も無いことである。その結果、
共振のＱ値を、大きくできる。
から分るように、ＬＣ直列共振回路にはトランジスタＱ
1が直列に接続されているだけであり、従来例２或いは
従来例３とは異なって、直列共振回路に並列に接続され
る回路あるいは素子は何も無いことである。その結果、
共振のＱ値を、大きくできる。
【００１６】図２を参照すると、チップ１３がパッケー
ジのチップマウントエリア１５に、ソルダなどを用いて
マウントされている。チップの各電極（入力電極１，グ
ランド電極７，ゲインコントロール電極１４，出力電極
２）とパッケージの各リード端子とが、低抵抗金属ワイ
ヤ８で接続されている。本発明のもう一つの特徴は、ゲ
インコントロール回路のグランド電極７をパッケージの
リード端子の一つにワイヤボンディングし、そのリード
端子をゲインコントロール回路の接地専用の端子として
いることである。従来、チップ上の各回路のグランド
は、ゲインコントロール回路も含めて、通常、チップの
裏面からパッケージのチップマウントエリア１５に直接
接地するか、又は、チップ上のグランド電極７とチップ
マウントエリア１５とをワイヤで接続するかなどして、
チップマウントエリア１５を外部に対する共通接地電極
として用いるのが一般的である。
ジのチップマウントエリア１５に、ソルダなどを用いて
マウントされている。チップの各電極（入力電極１，グ
ランド電極７，ゲインコントロール電極１４，出力電極
２）とパッケージの各リード端子とが、低抵抗金属ワイ
ヤ８で接続されている。本発明のもう一つの特徴は、ゲ
インコントロール回路のグランド電極７をパッケージの
リード端子の一つにワイヤボンディングし、そのリード
端子をゲインコントロール回路の接地専用の端子として
いることである。従来、チップ上の各回路のグランド
は、ゲインコントロール回路も含めて、通常、チップの
裏面からパッケージのチップマウントエリア１５に直接
接地するか、又は、チップ上のグランド電極７とチップ
マウントエリア１５とをワイヤで接続するかなどして、
チップマウントエリア１５を外部に対する共通接地電極
として用いるのが一般的である。
【００１７】本発明のようにゲインコントロール回路の
専用のグランドを、専用のリード端子にワイヤボンディ
ングすれば、その接地専用のリード端子のインダクタン
ス及びボンディングワイヤのインダクタンスも共振回路
のインダクタンスとして利用できるので、チップ上で実
現すべきインダクタンス値はその分小さくてすむ。
専用のグランドを、専用のリード端子にワイヤボンディ
ングすれば、その接地専用のリード端子のインダクタン
ス及びボンディングワイヤのインダクタンスも共振回路
のインダクタンスとして利用できるので、チップ上で実
現すべきインダクタンス値はその分小さくてすむ。
【００１８】以下に、本実施例の回路の動作を、図３を
参照して説明する。図３（ａ）は、本実施例における増
幅器の入力損失の周波数依存性を示す図である。図３
（ｂ）は、共振周波数における増幅利得の、トランジス
タＱ1のゲート電圧依存性を示す図である。図３を参照
して、チップ上の信号入力電極１に入力された信号は、
初段増幅器１０及び、電圧制御ゲインコントロール回路
の入力点１７に入力される。このとき、ゲインコントロ
ール回路のトランジスタＱ1が遮断されていれば、ゲイ
ンコントロール回路の入力点でのインピーダンスはほぼ
無限大と高く、入力信号は全て増幅部初段１０に入力さ
れる。従って、このときのゲインコントロール回路の損
失Ｌ1は小さく、増幅器のゲインはＬ1だけ損失したＧ1
となる。
参照して説明する。図３（ａ）は、本実施例における増
幅器の入力損失の周波数依存性を示す図である。図３
（ｂ）は、共振周波数における増幅利得の、トランジス
タＱ1のゲート電圧依存性を示す図である。図３を参照
して、チップ上の信号入力電極１に入力された信号は、
初段増幅器１０及び、電圧制御ゲインコントロール回路
の入力点１７に入力される。このとき、ゲインコントロ
ール回路のトランジスタＱ1が遮断されていれば、ゲイ
ンコントロール回路の入力点でのインピーダンスはほぼ
無限大と高く、入力信号は全て増幅部初段１０に入力さ
れる。従って、このときのゲインコントロール回路の損
失Ｌ1は小さく、増幅器のゲインはＬ1だけ損失したＧ1
となる。
【００１９】次に、トランジスタＱ1のゲートバイアス
ＶAGCをゲインコントロール電極１４で、トランジスタ
が通過する方向にＶ1→Ｖ2→Ｖ3と変化させると、ゲイ
ンコントロール回路の入力点１７のインピーダンスが低
くなってゆくので、入力信号は初段増幅器１０に入力さ
れるだけでなく、ゲインコントロール回路の入力点１７
にも入力される。その結果、増幅器のゲインは下がる。
そして、共振周波数ｆ0で直列共振回路のインピーダン
スがほぼ０に近付くと、入力信号はトランジスタＱ1の
遮断時の損失Ｌ1と通過時の損失Ｌ2との差Ｌ2−Ｌ1だけ
損失されたＧ3に下がる。このとき、ゲインコントロー
ル回路を構成する直列共振回路のＱ値は、インダクタン
スＬの抵抗とトランジスタＱ1の抵抗とが小さければ高
く、損失の差Ｌ2−Ｌ1（＝Ｇ1）は大きくなる。しか
し、直列共振回路にＱを低下させる抵抗成分が入ると、
共振回路のインピーダンスは０にはならず損失が大きく
なるので、増幅器の入力損失がＬ2より小さなＬ3とな
る。その結果、トランジスタＱ1のゲートバイアスＶAGC
をＶ1→Ｖ2→Ｖ3と変化させても、増幅器のゲインはＧ3
より高いＧ2となるに留まる。すなわち、直列共振回路
のＱ値により、トランジスタＱ1の遮断時と通過時の損
失差が変わり、ゲインコントロール量も変化することに
なるのであるが、本発明では、前述したように共振回路
のＱを大きくできるので、ゲインコントロール量を大き
くできる。
ＶAGCをゲインコントロール電極１４で、トランジスタ
が通過する方向にＶ1→Ｖ2→Ｖ3と変化させると、ゲイ
ンコントロール回路の入力点１７のインピーダンスが低
くなってゆくので、入力信号は初段増幅器１０に入力さ
れるだけでなく、ゲインコントロール回路の入力点１７
にも入力される。その結果、増幅器のゲインは下がる。
そして、共振周波数ｆ0で直列共振回路のインピーダン
スがほぼ０に近付くと、入力信号はトランジスタＱ1の
遮断時の損失Ｌ1と通過時の損失Ｌ2との差Ｌ2−Ｌ1だけ
損失されたＧ3に下がる。このとき、ゲインコントロー
ル回路を構成する直列共振回路のＱ値は、インダクタン
スＬの抵抗とトランジスタＱ1の抵抗とが小さければ高
く、損失の差Ｌ2−Ｌ1（＝Ｇ1）は大きくなる。しか
し、直列共振回路にＱを低下させる抵抗成分が入ると、
共振回路のインピーダンスは０にはならず損失が大きく
なるので、増幅器の入力損失がＬ2より小さなＬ3とな
る。その結果、トランジスタＱ1のゲートバイアスＶAGC
をＶ1→Ｖ2→Ｖ3と変化させても、増幅器のゲインはＧ3
より高いＧ2となるに留まる。すなわち、直列共振回路
のＱ値により、トランジスタＱ1の遮断時と通過時の損
失差が変わり、ゲインコントロール量も変化することに
なるのであるが、本発明では、前述したように共振回路
のＱを大きくできるので、ゲインコントロール量を大き
くできる。
【００２０】本発明者は、上記のような構成、作用効果
をもつ電圧制御ゲインコントロール回路を備える実施例
１の増幅器を、以下のようにして実現した。先ず、チッ
プは、厚さ１４０μｍのＧａＡｓ基板を用い、これにＧ
ａＡｓ ＭＥＳＦＥＴと、ＭＩＭ構造のキャパシタと、
厚さ２．３μｍの金配線で形成されたインダクタとを作
り込んだものである。
をもつ電圧制御ゲインコントロール回路を備える実施例
１の増幅器を、以下のようにして実現した。先ず、チッ
プは、厚さ１４０μｍのＧａＡｓ基板を用い、これにＧ
ａＡｓ ＭＥＳＦＥＴと、ＭＩＭ構造のキャパシタと、
厚さ２．３μｍの金配線で形成されたインダクタとを作
り込んだものである。
【００２１】図２中のチップ上の各電極１，７，１４，
２とパッケージのリード端子９とを接続するワイヤ８
は、直径３０μｍの金ワイヤで、長さ１ｍｍ程度であ
る。この金ワイヤは、約１ｎＨのインダクタンスを持
つ。パッケージは８ピンのＳＳＯＰである。リード端子
は銅を母材としこれに銀めっきを施したものであり、厚
さ０．１５ｍｍ、幅０．２２ｍｍ、長さ２ｍｍである。
リード端子は２ｎＨ程度のインダクタンスを持つ。従っ
て、本実施例では、チップ外の金ボンディングワイヤ８
とリード端子９とで計約３ｎＨのインダクタンスが得ら
れることになる。
２とパッケージのリード端子９とを接続するワイヤ８
は、直径３０μｍの金ワイヤで、長さ１ｍｍ程度であ
る。この金ワイヤは、約１ｎＨのインダクタンスを持
つ。パッケージは８ピンのＳＳＯＰである。リード端子
は銅を母材としこれに銀めっきを施したものであり、厚
さ０．１５ｍｍ、幅０．２２ｍｍ、長さ２ｍｍである。
リード端子は２ｎＨ程度のインダクタンスを持つ。従っ
て、本実施例では、チップ外の金ボンディングワイヤ８
とリード端子９とで計約３ｎＨのインダクタンスが得ら
れることになる。
【００２２】ここで、直列共振回路の共振点をｆ0＝
１．０ＧＨｚとすると、これを実現するための容量値お
よびインダクタンス値は、ＬＣ＝２５×１０-21（Ｆ・
Ｈ）となる。そこで、キャパシタＣの容量値をモノリシ
ックＩＣで実現可能な２．５ｐＦとすれば、インダクタ
ンス値はＬ＝１０ｎＨとなる。このインダクタンス値を
チップ上の厚さ２．３μｍ、幅１０μｍの金配線だけで
得ようとすると、ライン間隔５μｍで約５ｍｍの長さが
必要となる。ところが本実施例においては、チップ外の
ボンディングワイヤとリード端子とで３ｎＨを得ている
ので、チップ内の金配線で実現すべきインダクタンス値
は、７ｎＨで済むことになる。
１．０ＧＨｚとすると、これを実現するための容量値お
よびインダクタンス値は、ＬＣ＝２５×１０-21（Ｆ・
Ｈ）となる。そこで、キャパシタＣの容量値をモノリシ
ックＩＣで実現可能な２．５ｐＦとすれば、インダクタ
ンス値はＬ＝１０ｎＨとなる。このインダクタンス値を
チップ上の厚さ２．３μｍ、幅１０μｍの金配線だけで
得ようとすると、ライン間隔５μｍで約５ｍｍの長さが
必要となる。ところが本実施例においては、チップ外の
ボンディングワイヤとリード端子とで３ｎＨを得ている
ので、チップ内の金配線で実現すべきインダクタンス値
は、７ｎＨで済むことになる。
【００２３】チップ外部の抵抗成分を考えてみると、ボ
ンディングワイヤ８は直径３０μｍφであるから、その
抵抗はチップ上の金配線の抵抗に比べ断面積に比例して
小さくなり、約１／４０となる。従って、Ｑ値は、ほぼ
無限大と見做してよい。又、リードフレーム９は、母材
である銅の抵抗率が１．３５×１０-6Ω・ｃｍと金の抵
抗率２．３５×１０-6Ω・ｃｍの約１／２であり、しか
も断面積が十分に大きいので抵抗は無視でき、Ｑ値はや
はりほぼ無限大である。これに対し、チップ内の金配線
の抵抗は金の抵抗率２．３５×１０-6Ω・ｃｍと、厚さ
２．３μｍ及び幅１０μｍとから、約１Ω／ｍｍとなる
ので、１０ｎＨのインダクタンスを全て金配線で得るた
めに長さを５ｍｍとすると、約５Ωとなる。従って、チ
ップ内だけで１０ｎＨを実現すれば、ｆ0＝１ＧＨｚ
で、Ｑ＝（Ｌ／Ｃ）1/2／Ｒ＝１２．６と、かなり低い
値になってしまう。
ンディングワイヤ８は直径３０μｍφであるから、その
抵抗はチップ上の金配線の抵抗に比べ断面積に比例して
小さくなり、約１／４０となる。従って、Ｑ値は、ほぼ
無限大と見做してよい。又、リードフレーム９は、母材
である銅の抵抗率が１．３５×１０-6Ω・ｃｍと金の抵
抗率２．３５×１０-6Ω・ｃｍの約１／２であり、しか
も断面積が十分に大きいので抵抗は無視でき、Ｑ値はや
はりほぼ無限大である。これに対し、チップ内の金配線
の抵抗は金の抵抗率２．３５×１０-6Ω・ｃｍと、厚さ
２．３μｍ及び幅１０μｍとから、約１Ω／ｍｍとなる
ので、１０ｎＨのインダクタンスを全て金配線で得るた
めに長さを５ｍｍとすると、約５Ωとなる。従って、チ
ップ内だけで１０ｎＨを実現すれば、ｆ0＝１ＧＨｚ
で、Ｑ＝（Ｌ／Ｃ）1/2／Ｒ＝１２．６と、かなり低い
値になってしまう。
【００２４】上述のように、共振周波数ｆ0をｆ0＝１Ｇ
Ｈｚとした場合、必要なインダクタンス値は１０ｎＨと
なる。そして、このインダクタンス値をチップ内だけで
得ようとすると、金配線に１０ｎＨを持たせなくてはな
らない。一方、本実施例のように、ボンディングワイヤ
及びリードフレームのインダクタンスをも利用すると、
金配線には約７ｎＨを持たせるだけで済む。このときＱ
値は、チップ外部の抵抗成分は上述のように無視できる
ので、チップ内だけで必要なインダクタンス値を実現す
る場合に比べ、約３０％高くなる。その結果、損失とし
ては約１．５ｄΒ改善できる。すなわち、増幅器全体と
してのゲインコントロール量は、１．５ｄΒ向上する。
Ｈｚとした場合、必要なインダクタンス値は１０ｎＨと
なる。そして、このインダクタンス値をチップ内だけで
得ようとすると、金配線に１０ｎＨを持たせなくてはな
らない。一方、本実施例のように、ボンディングワイヤ
及びリードフレームのインダクタンスをも利用すると、
金配線には約７ｎＨを持たせるだけで済む。このときＱ
値は、チップ外部の抵抗成分は上述のように無視できる
ので、チップ内だけで必要なインダクタンス値を実現す
る場合に比べ、約３０％高くなる。その結果、損失とし
ては約１．５ｄΒ改善できる。すなわち、増幅器全体と
してのゲインコントロール量は、１．５ｄΒ向上する。
【００２５】（実施例２）次に、本発明の第２の実施例
（実施例２）について、説明する。図４は、実施例２の
平面図を、回路図を主体として示す図である。図４を参
照して、本実施例は、チップ上のインダクタを、トラン
ジスタ，抵抗，キャパシタで構成するインダクタ、所謂
アクティブインダクタ１６で実現している。本実施例に
おいてアクティブインダクタのＦＥＴのゲート幅を大き
くし、損失を少なくして、インピーダンスを実施例１に
おけるインダクタと同様に７ｎＨを得れば、共振回路の
Ｑ値が無限大となるので、ゲインコントロール回路の損
失はＦＥＴの損失のみで決まることになる。このとき、
ＦＥＴは直列に接続されるので、結局、図１に比べ、増
幅器の損失が大きく改善されることになる。
（実施例２）について、説明する。図４は、実施例２の
平面図を、回路図を主体として示す図である。図４を参
照して、本実施例は、チップ上のインダクタを、トラン
ジスタ，抵抗，キャパシタで構成するインダクタ、所謂
アクティブインダクタ１６で実現している。本実施例に
おいてアクティブインダクタのＦＥＴのゲート幅を大き
くし、損失を少なくして、インピーダンスを実施例１に
おけるインダクタと同様に７ｎＨを得れば、共振回路の
Ｑ値が無限大となるので、ゲインコントロール回路の損
失はＦＥＴの損失のみで決まることになる。このとき、
ＦＥＴは直列に接続されるので、結局、図１に比べ、増
幅器の損失が大きく改善されることになる。
【００２６】また、アクティブインダクタの、大きなイ
ンダクタンスを得ることができるという特徴を利用し
て、２２ｎＨのインピーダンスを得れば、チップ上に実
現すべき容量値は１ｐＦでよいことになる。つまり、チ
ップ内に、小さな容量とアクティブインダクタのみでＱ
値の高い直列共振回路が得られるので、チップの小型化
が可能である。但し、このときは、図１に示す実施例１
のトランジスタＱ1に比べ、図４中のトランジスタＱ1，
Ｑ2，Ｑ3の直列接続を一つのトランジスタとみなしたと
きの等価的なゲート幅を大きくし、Ｑ値を大きくしてお
くことが望ましい。
ンダクタンスを得ることができるという特徴を利用し
て、２２ｎＨのインピーダンスを得れば、チップ上に実
現すべき容量値は１ｐＦでよいことになる。つまり、チ
ップ内に、小さな容量とアクティブインダクタのみでＱ
値の高い直列共振回路が得られるので、チップの小型化
が可能である。但し、このときは、図１に示す実施例１
のトランジスタＱ1に比べ、図４中のトランジスタＱ1，
Ｑ2，Ｑ3の直列接続を一つのトランジスタとみなしたと
きの等価的なゲート幅を大きくし、Ｑ値を大きくしてお
くことが望ましい。
【００２７】尚、これまで述べた実施例は全て、電圧制
御ゲインコントロール回路を初段増幅器１０の前に設け
た例であるが、本発明はこれに限らず、ゲインコントロ
ール回路を初段増幅器１０と後段増幅器１１との段間に
設けても良いし或いは、後段増幅器の後に配置しても実
施例におけると同様の作用効果を得ることができること
は、発明の作用原理から明らかであろう。
御ゲインコントロール回路を初段増幅器１０の前に設け
た例であるが、本発明はこれに限らず、ゲインコントロ
ール回路を初段増幅器１０と後段増幅器１１との段間に
設けても良いし或いは、後段増幅器の後に配置しても実
施例におけると同様の作用効果を得ることができること
は、発明の作用原理から明らかであろう。
【００２８】
【発明の効果】以上説明したように、本発明は、電圧制
御ゲインコントロール回路を構成するＬＣ直列共振回路
に対し、トランジスタを直列に接続すると共に、チップ
上にはゲインコントロール回路の接地専用の電極を設
け、一方、パケージ側ではリード端子の内の一つをゲイ
ンコントロール回路の接地専用の端子として、チップ上
の接地専用電極とパッケージの接地専用リード端子とを
ボンディングワイヤで接続することにより、ボンディン
グワイヤのインダクタンス及び接地専用リード端子のイ
ンダクタンスをもＬＣ直列共振のインダクタンスとして
利用している。
御ゲインコントロール回路を構成するＬＣ直列共振回路
に対し、トランジスタを直列に接続すると共に、チップ
上にはゲインコントロール回路の接地専用の電極を設
け、一方、パケージ側ではリード端子の内の一つをゲイ
ンコントロール回路の接地専用の端子として、チップ上
の接地専用電極とパッケージの接地専用リード端子とを
ボンディングワイヤで接続することにより、ボンディン
グワイヤのインダクタンス及び接地専用リード端子のイ
ンダクタンスをもＬＣ直列共振のインダクタンスとして
利用している。
【００２９】これにより本発明によれば、直列共振回路
のＱ値を高め、ゲインコントロール量を大きくできる。
又、チップのサイズを小さくできる。
のＱ値を高め、ゲインコントロール量を大きくできる。
又、チップのサイズを小さくできる。
【００３０】本発明は、直列共振回路のインダクタにア
クティブインダクタを用いると、ゲインコントロール量
の改善効果及びチップの小型化の効果は、特に著しい。
クティブインダクタを用いると、ゲインコントロール量
の改善効果及びチップの小型化の効果は、特に著しい。
【図１】本発明の実施例１によるモノリシックＩＣ化増
幅器の平面図を、回路図を主体にして示す図である。
幅器の平面図を、回路図を主体にして示す図である。
【図２】実施例１によるモノリシックＩＣ化増幅器の平
面図を、チップ上の電極とパッケージのリード端子との
関係を主体にして示す図である。
面図を、チップ上の電極とパッケージのリード端子との
関係を主体にして示す図である。
【図３】実施例１による増幅器の入力損失の周波数依存
性を示す図および、共振周波数における増幅器のゲイン
のゲート電圧依存性を示す図である。
性を示す図および、共振周波数における増幅器のゲイン
のゲート電圧依存性を示す図である。
【図４】本発明の実施例２の平面図を、回路図を主体に
して示す図である。
して示す図である。
【図５】電圧制御ゲインコントロール回路の一例の回路
図である。
図である。
【図６】電圧制御ゲインコントロール回路を備える増幅
器の一例の回路図および、増幅利得の周波数依存性を示
す図である。
器の一例の回路図および、増幅利得の周波数依存性を示
す図である。
【図７】電圧制御ゲインコントロール回路を備える増幅
器の他の例の回路図および、増幅利得の周波数依存性を
示す図である。
器の他の例の回路図および、増幅利得の周波数依存性を
示す図である。
１ 入力電極 ２ 出力電極 ７ グランド電極 ８ ボンディングワイヤ ９ リード端子 １０，１１ 増幅器 １３ 半導体チップ １４ ゲインコントロール端子 １５ マウントエリア １６ アクティブインダクタ １７ ゲインコントロール回路入力点 １８ パッケージ １９ グランド
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/18 H03F 3/60
Claims (6)
- 【請求項１】 増幅器に前置され又は増幅器の段間に設
けられて電圧制御により増幅器の利得を制御する電圧制
御ゲインコントロール回路であって、前記増幅器と接地
電位点との間にキャパシタとインダクタとの直列共振回
路を含む電圧制御ゲインコントロール回路において、前記直列共振回路を前記接地電位点側に配し、前記増幅
器と前記直列共振回路との間にトランジスタを前記直列
共振回路に直列に設け、 増幅すべき信号又は増幅された
信号を前記直列共振回路に直列に設けたトランジスタの
ドレイン・ソース間を通して前記トランジスタに接続さ
れた前記直列共振回路に通過させて、前記直列共振回路
から接地することで、増幅器の利得を制御するように構
成したことを特徴とする電圧制御ゲインコントロール回
路。 - 【請求項２】 増幅器とその利得制御のための電圧制御
ゲインコントロール回路とを同一チップ上に集積したモ
ノリシックＩＣ化増幅器に用いられる前記電圧制御ゲイ
ンコントロールであって、増幅器への又は増幅器からの
信号伝達経路と基準電位の点との間にキャパシタとイン
ダクタとの直列共振回路を備える電圧制御ゲインコント
ロール回路において、 前記直列共振回路を前記基準電位点側に配し、前記信号
伝達経路と前記直列共振回路との間に直列にトランジス
タを設け、そのトランジスタの制御電極の電圧をチップ
外部から制御可能にすると共に、 チップ上に、この電圧制御ゲインコントロール回路に前
記基準電位を与えるための専用の電極を設け、そのチッ
プ上の専用電極とパッケージのリード端子のうちの一つ
とをボンディングワイヤで接続したことを特徴とする電
圧制御ゲインコントロール回路。 - 【請求項３】 前記インダクタを金属配線で構成したこ
とを特徴とする、請求項１又は請求項２記載の電圧制御
ゲインコントロール回路。 - 【請求項４】 前記インダクタをアクティブインダクタ
で形成したことを特徴とする、請求項１又は請求項２記
載の電圧制御ゲインコントロール回路。 - 【請求項５】 一半導体基板上に、増幅器と、ドレイン
電極が基板上に設けた入力用電極から前記増幅器の入力
点に至る信号線の中間点に接続するＦＥＴと、一方の電
極が前記ＦＥＴのソース電極に接続するキャパシタと、
一端が前記キャパシタの他方の電極に接続し他端が基板
上に設けた専用の接地用電極に接続する、金属配線で形
成したインダクタとを設けてなるチップと、 複数のリード端子を備えるパッケージと、 前記チップの接地用電極と前記パッケージのリード端子
の一つとを接続するワイヤとを含んでなる、モノリシッ
クＩＣ化した増幅器。 - 【請求項６】 請求項５に記載の増幅器において、前記
チップ上のインダクタを金属配線で形成するのに替え
て、 ドレイン電極が前記ＦＥＴのソース電極に接続する第２
のＦＥＴと、 ドレイン電極が前記第２のＦＥＴのソース電極に接続
し、ソース電極が前記半導体基板上の接地用電極に接続
する第３のＦＥＴと、 前記第２のＦＥＴのゲート電極と前記第３のＦＥＴのソ
ース電極との間に直列に接続された抵抗及びキャパシタ
とからなるアクティブインダクタで構成したことを特徴
とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16882697A JP3211729B2 (ja) | 1997-06-25 | 1997-06-25 | 増幅器及び電圧制御ゲインコントロール回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16882697A JP3211729B2 (ja) | 1997-06-25 | 1997-06-25 | 増幅器及び電圧制御ゲインコントロール回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117475A JPH1117475A (ja) | 1999-01-22 |
| JP3211729B2 true JP3211729B2 (ja) | 2001-09-25 |
Family
ID=15875243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16882697A Expired - Fee Related JP3211729B2 (ja) | 1997-06-25 | 1997-06-25 | 増幅器及び電圧制御ゲインコントロール回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211729B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1335674A (zh) * | 2000-06-22 | 2002-02-13 | 德克萨斯仪器股份有限公司 | 一种带有键合引线电感的片上信号滤波器 |
-
1997
- 1997-06-25 JP JP16882697A patent/JP3211729B2/ja not_active Expired - Fee Related
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|---|---|
| JPH1117475A (ja) | 1999-01-22 |
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