CN111788680A - 模块化功率放大器设备和架构 - Google Patents

模块化功率放大器设备和架构 Download PDF

Info

Publication number
CN111788680A
CN111788680A CN201980015467.4A CN201980015467A CN111788680A CN 111788680 A CN111788680 A CN 111788680A CN 201980015467 A CN201980015467 A CN 201980015467A CN 111788680 A CN111788680 A CN 111788680A
Authority
CN
China
Prior art keywords
packaged semiconductor
input
contact pad
amplifier
semiconductor chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980015467.4A
Other languages
English (en)
Inventor
孙世鹏
肯尼士·V·布尔
迈克尔·R·莱昂斯
加里·P·英格利什
强·R·陈
拉马纳默西·V·达拉普
道格拉斯·J·马修斯
马克·S·伯克海默
布兰登·C·德雷克
杰伊·C·比昂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wilsett
Original Assignee
Wilsett
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wilsett filed Critical Wilsett
Publication of CN111788680A publication Critical patent/CN111788680A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/213—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/195—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only in integrated circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/665—Bias feed arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H01L2224/06138—Square or rectangular array with specially adapted redistribution layers [RDL] being disposed in a single wiring level, i.e. planar layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10323—Aluminium nitride [AlN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/222—A circuit being added at the input of an amplifier to adapt the input impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/387—A circuit being added at the output of an amplifier to adapt the output impedance of the amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Abstract

本发明公开了一种经封装的半导体芯片，该经封装的半导体芯片包括功率放大器管芯，该经封装的半导体芯片包括：半导体衬底、输入接触焊盘、输出接触焊盘、第一直流(DC)接触焊盘和第二直流接焊盘、具有耦合到输入接触焊盘的输入端的一个或多个晶体管，以及将第一DC接触焊盘电耦合到在半导体衬底上实现的第二DC接触焊盘和输入接触焊盘的输入偏置耦合路径。芯片还包括引线框架，该引线框架具有：电耦合到输入接触焊盘的一个或多个射频输入引脚、电耦合到输出接触焊盘的一个或多个射频输出引脚，以及分别电耦合到第一DC接触焊盘和第二DC接触焊盘的第一输入偏置引脚和第二输入偏置引脚。

Description

模块化功率放大器设备和架构
背景技术
本公开涉及射频功率放大器设备和架构，并且更具体地涉及高功率放大器。某些功率放大器(包括高功率放大器)，可至少部分地使用固态(例如，半导体)衬底来实现。不同的半导体基底提供不同的性能特性。
发明内容
本文描述了用于实现模块化功率放大器架构(包括高功率放大器架构)的系统、设备和方法。在一些具体实施中，本公开涉及经封装的半导体芯片，该经封装的半导体芯片包括：半导体衬底；在半导体衬底上实现的射频输入接触焊盘；在半导体衬底上实现的射频输出接触焊盘；在半导体衬底上实现的第一直流(DC)接触焊盘和第二直流接触焊盘；输入偏置耦合路径，该输入偏置耦合路径实现在半导体衬底上并且将第一DC接触焊盘电耦合到第二DC接触焊盘和输入接触焊盘；以及一个或多个晶体管，该一个或多个晶体管实现在半导体衬底上并且具有耦合到输入接触焊盘的输入端。半导体衬底、输入接触焊盘、输出接触焊盘、第一DC接触焊盘和第二DC接触焊盘、输入偏置耦合路径以及一个或多个晶体管可以是经封装的半导体芯片的内部放大器/半导体管芯的一部分。经封装的半导体芯片还包括引线框架，该引线框架包括：电耦合到输入接触焊盘的一个或多个射频输入引脚、电耦合到输出接触焊盘的一个或多个射频输出引脚，以及分别电耦合到第一DC接触焊盘和第二DC接触焊盘的第一输入偏置引脚和第二输入偏置引脚。
一个或多个晶体管可被配置为从引线框架的一个或多个射频输出引脚中的至少一个射频输出引脚接收输出偏置信号。在一些实施方案中，第一DC接触焊盘和第二DC接触焊盘设置在输入接触焊盘的相对侧上。在一些实施方案中，一个或多个晶体管包括多个场效应晶体管，并且输入接触焊盘电耦合到多个场效应晶体管的栅极。输入偏置耦合路径可允许经封装的半导体芯片与另一个经封装的半导体芯片并联菊花链式连接。经封装的半导体芯片还可包括DC阻断电路，该DC阻断电路实现在半导体衬底上并且被配置为阻断输入接触焊盘与一个或多个晶体管的输入端之间的DC电流。
在一些实施方案中，经封装的半导体芯片还包括：包括一个或多个晶体管的第一放大器级和具有耦合到第一放大器级的输出端的输入端的第二放大器级。例如，第二放大器级与第一放大器级被DC阻断。在一些具体实施中，经封装的半导体芯片还包括输出偏置耦合路径，该输出偏置耦合路径将第二放大器级的输出端与第一放大器级的输出端电耦合。在一些实施方案中，第二放大器级包括并联连接的多个晶体管，并且多个晶体管的输入端是电耦合的。
引线框架可以是扁平无引线封装件的部件。经封装的半导体芯片可包括设置在所述封装件内的输出匹配电路。例如，输出匹配电路可实现在半导体衬底上。
在一些具体实施中，本公开涉及功率放大器，该功率放大器包括印刷电路板和按功率放大器构型安装在印刷电路板上的多个经封装的半导体芯片。多个经封装的半导体芯片中的每个包括：半导体衬底；在半导体衬底上实现的射频输入接触焊盘；在半导体衬底上实现的射频输出接触焊盘；在半导体衬底上实现的第一直流(DC)接触焊盘和第二直流接触焊盘；输入偏置耦合路径，该输入偏置耦合路径实现在半导体衬底上并且将第一DC接触焊盘电耦合到第二DC接触焊盘和输入接触焊盘；一个或多个晶体管，该一个或多个晶体管实现在半导体衬底上并且具有耦合到输入接触焊盘的输入端；引线框架，该引线框架包括电耦合到输入接触焊盘的一个或多个射频输入引脚，电耦合到输出接触焊盘的一个或多个射频输出引脚，并且第一输入偏置引脚和第二输入偏置引脚分别电耦合到第一DC接触焊盘和第二DC接触焊盘；以及表面安装封装，该表面安装封装至少部分地容纳半导体衬底和引线框架。
在一些实施方案中，多个经封装的半导体芯片是相同的。多个经封装的半导体芯片可包括第一组并联封装的半导体芯片和第二组并联封装的半导体芯片，其中第一组并联封装的半导体芯片中的每个与第二组并联封装的半导体芯片中的至少一个串联连接。在一些实施方案中，功率放大器还包括匹配电路，该匹配电路实现在印刷电路板上，该匹配电路被配置为与多个经封装的半导体芯片的寄生元件组合，以为多个经封装的半导体芯片提供阻抗匹配以用于高频操作。例如，高频操作可对应于Ka频带。
在一些具体实施中，本公开涉及制造功率放大器的方法。该方法包括提供多个经封装的半导体芯片，该多个经封装的半导体芯片各自包括相应内部偏置耦合路径，该内部偏置耦合路径电耦合相应经封装的半导体芯片的第一直流(DC)接触焊盘、第二DC接触焊盘和输入端子。该方法还包括：提供第一电路板；在第一电路板中形成第一电连接，以连接到多个经封装的半导体芯片的第一子集；以及将多个经封装的半导体芯片的第一子集按第一多级功率放大器构型表面安装在第一电路板上。第一电连接包括多个经封装的半导体芯片的第一子集中的至少两个之间的并联菊花链式连接。
该方法还可包括，在所述表面安装多个经封装的半导体芯片的第一子集之后：提供第二电路板；在第二电路板中形成第二电连接，以连接到多个经封装的半导体芯片的第二子集；以及将多个经封装的半导体芯片的第二子集按第二多级功率放大器构型表面安装在第二电路板上，第二多级功率放大器构型具有比第一多级功率放大器构型更多数量的放大器级；其中第二电连接包括多个经封装的半导体芯片的第二子集中的至少两个之间的并联菊花链式连接。
该方法还可包括基于在高操作频率下多个经封装的半导体芯片的第一子集的寄生元件来确定多个经封装的半导体芯片的第一子集的偏置值。在一些实施方案中，该方法还包括在所述提供多个经封装的半导体芯片之后，确定多个经封装的半导体芯片中的要并联连接的经封装的半导体芯片的数量。在一些实施方案中，该方法还包括在所述提供多个经封装的半导体芯片之后，确定多个经封装的半导体芯片中的要串联连接的经封装的半导体芯片的数量。
出于概述本公开的目的，本文已描述了某些方面、优点和新颖的特征。应当理解，不一定所有此类优点均可根据任何具体实施方案来实现。因此，所公开的实施方案可以下方式来执行：实现或优化如本文所教导的一个优点或一组优点，而不一定实现如本文可能教导或建议的其他优点。
附图说明
为了进行示意性的说明，在附图中描绘了各种实施方案，并且这些各种实施方案绝不应被理解为限制本公开的范围。此外，可组合所公开的不同实施方案的各种特征以形成作为本公开的一部分的附加实施方案。
图1是根据一个或多个实施方案的有源功率放大器设备的平面图。
图2示出了根据一个或多个实施方案的用于模块化高功率放大器架构中的经封装的半导体芯片。
图3示出了根据本公开的一个或多个实施方案的利用分立封装的半导体芯片的示例性功率放大器架构。
图4A至图4C示出了根据一些实施方案的安装和布置在具有不同功率电平的不同放大器架构中的经封装的半导体芯片。
图5A至图5C示出了根据一些实施方案的安装和布置在具有不同增益特性的不同放大器架构中的经封装的半导体芯片。
图6A和图6B分别示出了根据一个或多个实施方案的半导体管芯与和芯片封装相关联的引线框架之间的接口的顶视图和侧视图。
图7示出了根据一个或多个实施方案的功率放大器架构。
图8示出了根据一个或多个实施方案的用于模块化高功率放大器的经封装的半导体芯片的平面布局。
图9示出了根据一个或多个实施方案的模块化正交切换设备的架构。
图10示出了根据一个或多个实施方案的模块化放大器架构。
图11示出了根据一个或多个实施方案的在单个封装件内包括单独放大器和匹配管芯的经封装的半导体芯片。
图12A和图12B分别示出了根据一个或多个实施方案的半导体管芯之间的接口的顶视图和侧视图。
图13示出了根据一个或多个实施方案的具有片上匹配和片外匹配两者的经封装的半导体芯片。
图14示出了根据实施方案的模块化高功率放大器架构中的经封装的放大器芯片之间的板上匹配。
图15示出了根据一个或多个实施方案的单级功率放大器管芯。
图16示出了根据一个或多个实施方案的单级功率放大器管芯。
图17示出了根据一个或多个实施方案的放大器架构。
图18示出了根据一个或多个实施方案的封装在单个无引线封装件中的两级放大器管芯。
图19至图21示出了根据一些实施方案的可结合模块化经封装半导体芯片的示例性放大器架构。
具体实施方式
本文提供的标题仅是为了方便起见，并且不一定影响受权利要求书保护的本发明的范围或含义。
在某些具体实施中，本公开涉及用于实现模块化功率放大器架构(包括高功率放大器架构)的系统、设备和方法。根据本公开的功率放大器模块化可涉及将相对较小的氮化镓(GaN)管芯组合在相对更便宜的衬底(例如，印刷电路板(PCB))上的四方扁平无引线(QFN)封装件中，作为对完全在单个相对较大的GaN管芯上实现功率放大器架构的替代。
对被配置为在微波频率下操作的高功率放大器的需求已促使了在半导体衬底上实现的晶体管放大器的开发，该晶体管放大器可在射频(例如，微波频率，包括Ka波段)下提供相对较高功率的信号。在本公开的上下文中，术语“高功率”用于指大于约10W(或40dBm)输出功率的功率电平。本文所用的术语“高频”是指大于约10千兆赫(GHz)的频率。此类设备可包括由砷化镓(GaAs)或相对更昂贵的半导体、氮化镓(GaN)构成的衬底。
GaAs和GaN是III-V族化合物半导体。GaAs和GaN由于它们与硅相比具有相对较高的电子迁移率特性而适用于射频(例如，微波)应用。本文所公开的功率放大器和其他电路的实施方案可包括任何合适或期望类型的晶体管设备，包括但不限于双极结型晶体管(BJT)、场效应晶体管(FET)以及其他类型的晶体管和固态设备。例如，根据本公开的实施方案的FET可包括增强型金属氧化物半导体场效应晶体管(MOSFET)、金属半导体FET(MESFFET)或任何其他类型的FET。可根据本公开的方面实现的附加类型的晶体管包括异质结型双极晶体管(HBT)、高电子迁移率晶体管(HEMT)、横向扩散MOS(LDMOS)以及其他合适或期望的晶体管。
GaAs功率放大器一般不适用于高功率应用。例如，GaAs设备的上限一般可被认为是高达约5W，这是由于这些GaAs不能承受某些其他半导体技术诸如GaN的高电压、电流和热量水平。当然，可能够通过将足够数量的GaAs设备组合成推挽式或并联式或组合来实现更高功率的操作。然而，在需要更简单和/或更小设计的情况下，其他技术诸如GaN可能是优选的。
功率放大器技术的较新发展已促使GaN管芯作为高功率、高频(例如，微波)放大器衬底的使用增加。例如，GaN功率放大器适用于某些微波和毫米波电子器件，包括卫星通信、雷达和其他高频应用。一般来讲，相对于GaAs和某些其他技术，某些GaN设备的相对较高的功率密度和/或从相对较小的封装件散热的能力可使其成为对于高功率应用而言合适或期望的选择。例如，虽然GaAs具有小于1.5W/mm的基础功率密度，但GaN具有约3W/mm-7W/mm范围内的功率密度。此外，如上所述，GaN具有相对较高的电子迁移率，从而允许其将信号很好地放大到较高千兆赫范围(例如，高达200GHz或更高)，并且通常可在相对较高的击穿电压水平(例如，高达80V或更高)下在此类范围内操作。各个GaN放大器可实现数十瓦特的功率电平。此外，在某些并联式、推挽式和/或Doherty配置中，数百瓦至数千瓦特的功率水平是可能的。出于上述所有原因，GaN放大器在某些卫星应用中，具体地在相对较低功率的卫星应用中可能优于行波管(TWT)放大器。
本文所公开的某些实施方案涉及高功率放大器架构，该高功率放大器架构被配置为在Ka波段中操作，该Ka波段对应于电磁频谱的微波范围的一部分，在26.5-40千兆赫(GHz)之间，该部分对应于低达约7.5毫米至略高于一厘米范围内的波长。Ka波段(例如，30/20GHz波段)是用于卫星上行链路和/或其他卫星应用的合适频带。在卫星通信中，Ka波段允许更高带宽的通信。然而，Ka波段比一些较低频带更易受雨致衰减的影响。
由于上述的氮化镓(GaN)的各种特性，可使用GaN管芯为高功率应用实现单管芯功率放大器架构。图1是在GaN管芯110上实现的有源功率放大器设备100的平面图。图1的功率放大器100可为高功率、高频功率放大器。此外，放大器100可为多级功率放大器，如图所示。
图1将功率放大器100示出为两级功率放大器，该两级功率放大器包括串联耦合到第二级102的第一级101。放大器100的第一级101被示出为包括并联耦合的四个放大器晶体管115，并且第二级102包括并联连接的十六个放大器晶体管(统称为116)。这种放大器架构/构型可适用于高频操作，诸如Ka频带操作。使用导电迹线117的布局来实现有源设备与设备100的各个端子之间的连接。迹线网络可用于提供功率组合功能以及阻抗匹配特性。相应导电迹线的阻抗可至少部分地通过其宽度来确定。
相对于图1的GaN放大器设备100，在一些实施方案中，有源GaN设备115、116可占据管芯110的总面积的少至10％或更少。管芯110的区域的其余部分可至少部分地由某个无源电路占据，该无源电路包括一个或多个电阻器、电感器、电容器、组合器、偏置馈电部、射频扼流圈等。无源电路可包括功率组合连接和阻抗匹配特征以匹配来自有源设备的阻抗。即，无源电路/连接可有利地提供匹配阻抗，以在放大器100的接口处提供50欧姆的阻抗，从而允许有源设备有效地操作。例如，在放大器的输入侧103处，无源电路/连接可用于拆分输入信号，如图所示，并且进一步向有源设备115的输入提供匹配阻抗。
GaN可被视为缺点的一个方面是其与某些其他半导体技术(诸如，块状CMOS或GaAs)相比相对较高的材料和加工成本。此外，单芯片GaN高功率放大器，类似于如图1所示的单芯片GaN高功率放大器，可能在热问题方面存在困难。例如，GaN高功率放大器可生成大量热量；当在单个GaN管芯上形成整个功率放大器架构时，可能需要从相对较小的空间/结构移除大量热量。此外，虽然在GaN或其他相对较昂贵的衬底上实现放大器100的有源设备115、116以便在较高频率下提供期望的性能可能是有利的，但放大器100的无源电路可能无法从较高成本衬底上的实现获得相同程度的益处。即，在一些具体实施中，即使对于高频应用，在相对更便宜的管芯(例如，GaAs或印刷电路板(PCB))上实现无源电路也可以是合适的。
在一些具体实施中，本公开的实施方案通过实现模块化功率放大器架构中的高功率GaN(或其他衬底)放大器来提供图1中示出的相对较昂贵且难以冷却的单管芯放大器解决方案的替代方案，该模块化功率放大器架构由包含相对较小的GaN(或其他衬底)管芯的表面安装设备或封装件的相对较小部分构成。此类较小的分立封装件可组合并安装在相对更便宜的介质(诸如，PCB或硅)上，使得经封装的半导体芯片用作较大功率放大器系统/架构的构建块。此类实施方案可允许形成高功率放大器系统，该高功率放大器系统被配置为实现期望的且成本大幅降低的增益和功率电平。利用这种方法，在一些实施方案中，可以在不牺牲输出功率电平的情况下实现减小GaN(或其他衬底)芯片面积的50％或更多。根据本公开的模块化高功率放大器架构可以利用GaN关于高功率能力的优点，但是避免了通常与较大GaN芯片/管芯相关联的成本。为了方便和简单起见，以下公开将某些半导体衬底元件描述为GaN衬底。然而，本文中对GaN的任何提及应被理解为适用于与GaAs相比具有相对较高的功率密度、电子迁移率和/或散热特性的任何其他类型的半导体衬底，包括但不限于磷化铟(InP)、砷化铟镓(InxGayAs)、碳化硅(SiC)、工业级金刚石、玻璃、石墨烯等，以及无论是已知的还是将来开发的半导体衬底。
使用若干较小的经封装的半导体芯片将图1的单芯片高功率放大器解决方案分解成模块化高功率放大器系统也可以提供热优势。例如，在GaN高功率放大器的单芯片实施方案中，在一些解决方案中，可在芯片内生成大量热量。此外，热传递通常可仅发生在管芯的背面上。通过使用相对较小且分立封装的半导体芯片，可以在较宽的区域上扩散所生成的总热量。此外，当某些表面安装封装件(例如，QFN)用于进一步帮助移除热时，可将热传递机制应用在封装件的顶部和底部两者上。这些热的有益效果可转化成更高的性能和/或更长的预期产品寿命。
除了上述基于成本和热的有益效果之外，可使用如本文所公开的模块化功率放大器架构来实现附加有益效果。例如，在实验室测试环境中，放大器设备的返工可在高功率放大器系统中的表面安装封装的半导体芯片上完成，诸如通过更换有缺陷的芯片或部件。另外，重新设计可简单地涉及重新设计组合经封装的半导体芯片的板，与单个大GaN芯片的重新设计相比，这通常可涉及更短的重新设计周期和/或更低的制造成本。
根据本公开的实施方案的用作模块化功率放大器系统中的构建块的经封装的半导体芯片可包括表面安装封装，诸如无引线封装件，其可以包含单个相对较小的GaN管芯。可结合本公开的实施方案使用的封装类型的一个示例是如上所述的四方扁平无引线封装件(QFN)，该四方扁平无引线封装件是在不需要通孔的情况下将电路管芯连接到印刷电路板(PCB))或其他衬底的表面安装封装件。QFN封装件通常是塑料包封的，并且包括基本上平面的导电(例如，铜)引线框架。在一些实施方案中，封装件的底部上的周边引脚提供与PCB的电连接。在一些实施方案中，QFN封装件在其下侧包括暴露的热焊盘或桨状物，以促进热传递离开芯片并进入PCB。可通过热焊盘/桨状物中的金属通孔进一步促进热传递。根据本公开的实施方案的经封装的半导体芯片可包括具有信号通孔的背面图案化的管芯、倒装芯片管芯、在QFN中实现的倒装芯片、QFN中线接合的管芯、晶片级扇出型封装件和/或其他封装。虽然本文在QFN封装件的上下文中公开了某些实施方案，但应当理解，本文所公开的原理适用于任何其他类型的封装件。
如上所述，通过利用用于无源电路(例如，匹配电路)的此类管芯的面积的显著部分，该显著部分不能充分受益于高成本衬底的特性，可提高与高成本衬底工艺(例如，GaN)相关联的成本。例如，GaN高功率放大器的某些具体实施利用用于阻抗匹配、功率分离和/或组合的无源电路的大部分管芯面积。本文所公开的实施方案通过利用用于有源设备诸如放大器晶体管(例如，FET)的相对较高百分比的高成本管芯面积来提供更具成本效益的功率放大器和其他设备。通过将原本较大的放大器芯片分解成模块化的较小芯片并且在相对更便宜的介质上实现相关联的功率分离、组合和/或阻抗匹配电路的至少一部分，可显著降低与功率放大器生产相关联的成本。
图2示出了根据本公开的一个或多个实施方案的用于包括半导体衬底(例如，氮化镓(GaN))(半导体衬底210)的模块化高功率放大器架构中的经封装的半导体芯片200。为了进行示意性的说明，经封装的芯片200在下文中被描述为QFN芯片。如上所述，表面安装封装件可包括固定到重叠注塑外壳230的引线框架。在一些实施方案中，引线框架为大约8至10mm厚并且包含铜或其他金属。引线框架可被蚀刻或冲压以形成多个引脚和/或接地参考焊盘/层。虽然图2将线接合的QFN封装件示出为示例，但应当理解，本文所公开的原理适用于其他类型的相对较小的表面安装设备和封装件。
在一些实施方案中，芯片200包括一个或多个输入引脚231，该一个或多个输入引脚线接合到半导体衬底210的输入焊盘212。图2的例示的实施方案的经封装的芯片200包括单个放大器级。尽管示出在半导体衬底210上实现了单个放大器级，但应当理解，在一些实施方案中，经封装的芯片200可包括两个放大器级。
半导体衬底210可有利地主要用于有源放大器设备，诸如FET、BJT或其他有源设备。另外，半导体衬底210可具有植入于其上的某个无源电路，该无源电路被设计成为半导体衬底210提供有效接口。例如，半导体衬底210可包括被配置为在半导体衬底210上提供部分匹配的某个无源电路。在一些实施方案中，半导体衬底210包括部分阻抗匹配，以提供可实现以使得接合线和封装能够耐受封装件的寄生元件的阻抗。即，可将与芯片200的封装件相关联的寄生元件结合到芯片200的阻抗匹配设计中。在一些实施方案中，半导体衬底210包括多个直流(DC)接触焊盘216至219，该多个直流接触焊盘可用于注入输入和/或输出偏置信号。
与GaN高功率放大器的某些其他具体实施相比，半导体衬底210可相对较小，如上所述。相对于相对较小的管芯，诸如图2所示的管芯，可能期望考虑到当根据芯片制造工艺从GaN晶片切割GaN芯片时衬底的损耗。例如，当制造半导体衬底210时，作为锯切/管芯切割工艺的一部分，可因围绕半导体衬底210的外围切除而损失掉大约100μm。因此，半导体衬底210的面积越小，与其相关联的由于锯切/切割而浪费的面积的百分比越大。因此，为了实现更有效地使用半导体衬底(例如，GaN)区域，可能期望在半导体衬底210上包括两级或其他多级放大器设计。
仅单个半导体衬底210容纳在封装件230内的情况下，封装芯片200可通过不要任何芯片到芯片的接口而呈现相对稳固的接口。通过不需要将GaN衬底用于某个无源电路，芯片200可有利地相对于图1的高功率放大器设计节省高达30％或更大的GaN面积。通过使用无引线表面安装封装件，可能使用表面安装技术回流组件而不是芯片和接合线组件，该表面安装技术回流组件实现起来可能会相对更便宜。
类似于图2所示和上文所述的单独封装的半导体芯片可用作更大的模块化功率放大器架构中的构建块。模块化功率放大器架构可通过在印刷电路板上以期望的布置/构型组合多个分立放大器芯片来构造。即，多个相同的或基本上相同的经封装的半导体芯片可用作用于构造功率放大器的构建块，其中每个单独的芯片包括较大功率放大器架构的分立放大器单元。如本文相对于经封装的半导体芯片和/或其部件所用的术语“相同的”旨在说明根据共同的计划、构型、架构、设计和/或形式制造的不同设备、部件和/或系统之间的制造公差和变化。因此，本文所述的“相同的”芯片/部件可具有可归因于制造公差或预期方差的某些差异。图3示出了根据本公开的一个或多个实施方案的示例性功率放大器架构300，该功率放大器架构将分立封装的半导体芯片351至364用作其模块化的单独的放大器部件，这些放大器部件可单独地安装在印刷电路板(PCB)340上。
通过实现类似于如图3所示的模块化功率放大器的模块化功率放大器，可实现某些成本、灵活性和/或性能的有益效果。例如，在一些具体实施中，功率放大器架构可利用至少部分地在相对较低成本的材料上(诸如，在PCB 340上)实现的无源电路来实现，而有源放大装置(诸如，晶体管)可在相对较高成本的材料(诸如，单个放大器芯片(例如，351至364)内的GaN管芯)上实现。通过在模块化放大器芯片中实现有源放大器晶体管，可能够实现包括相对较高成本材料的此类芯片的较高产率。此外，通过使用放大器芯片构建块来构建更大的功率放大器架构，功率放大器设计中的更大灵活性是有可能的，其中可通过改变PCB布局来实现对功率放大器架构的改变，使得不需要附加的半导体制造周期。
在一些实施方案中，单独封装的半导体芯片351至364可包括QFN封装件，如本文中详细描述的。经封装的半导体芯片351至364可安装到PCB 340。应当理解，PCB 340、经封装的芯片351至364和/或与其相关联的连接在图3的示意图中未必按比例绘制，本文所述的其他附图的元件也未必按比例绘制。
与图1所示的高功率放大器100相比，功率放大器300可表示高功率放大器的替代具体实施。在单独封装的半导体芯片在PCB 340上展开的情况下，如图所示，功率放大器300的热分布可在板340上相对展开，从而为功率放大器300提供相对于单芯片功率放大器架构的散热的有益效果。例如，架构300可经受较少的热泄漏，并且相对于单芯片功率放大器解决方案可具有更高的隔离。在需要附加的热的有益效果的情况下，可实现相对较大的板尺寸以进一步扩展单独的模块化封装半导体芯片。然而，对架构300的热分离的权衡可能是：功率放大器300将具有比能够与之相比的单芯片功率放大器解决方案相对更大的占有面积。除了通过间隔开单独封装的芯片来提供的热隔离之外，其中这种芯片封装为QFN封装，GaN衬底可位于连接到封装件的机架/外壳的金属桨状物上，这可进一步有助于散热。
图3所示的功率放大器300是三级功率放大器。然而，应当理解，本文所公开的原理适用于具有任何数量级的任何类型的功率放大器架构。与三级单芯片功率放大器架构相比，功率放大器300可被配置为提供等效性能，而利用GaN衬底的总面积更小部分。因此，与某些单芯片功率放大器相比，功率放大器300可以较低的成本制造。此外，由于单独封装的芯片351至364中的每个可具有比单芯片放大器相对更低的复杂性(例如，包括较少的有源设备和/或其他部件)，因此可至少部分地由于直通率效应而能够实现较高的产率。例如，较小且复杂性较低的给定的模块化封装半导体芯片可能不太可能受到设备/部件缺陷的影响，从而导致较高的产率。此外，与用于单芯片高功率放大器的封装相比，单个模块化芯片的封装可能相对更便宜。例如，芯片的封装可以是相对更便宜的表面安装封装，诸如如本文所述的扁平无引线封装件(例如，QFN)。
图3所示的解决方案可提供相对灵活的功率放大器设计。例如，鉴于用于制造或生产多级单芯片功率放大器芯片的制造周期可能相对较长(例如，长达六个月或更长)，其中功率放大器由如图3所示的模块化封装芯片来构造，相对于级数和/或并联放大器单元数实现对功率放大器架构的修改可仅需要PCB修改。一般来讲，PCB修改可能够在比晶片制造周期更短的时间范围内实现。
架构300可有利地具有一个或多个射频屏蔽结构，诸如在设备300的顶部和/或底部上的一个或多个盖。此外，系统300可包括到其他系统的一个或多个接口，诸如SMA连接器和/或波导转换。虽然功率放大器300的经封装的半导体芯片351至364在本文中被描述为GaN放大器芯片，但是应当理解，可利用其他半导体工艺。例如，基于GaAs的放大器芯片可用于类似于图3所示的模块化功率放大器架构的模块化功率放大器架构中，目的是提供更大的热隔离，如上所述。然而，此类基于GaAs的放大器芯片可能不适用于某些高频、高功率应用。另一方面，相对于基于GaN的芯片，阻抗可相对较高，使得不需要在GaN芯片自身上实现显著的阻抗匹配电路。即，根据本公开的GaN放大器芯片可具有相对较高的功率密度和高电压/阻抗操作特性。
在一些实施方案中，系统300的单独封装的半导体芯片可包含或仅包括必要或期望的输入和/或输出匹配电路的一部分，或者可不在封装件内包括或实现输入或输出匹配电路。在此类实施方案中，任何附加的功率分离/组合和/或阻抗匹配电路可在相对更便宜的介质上诸如在PCB 340上实现。此外，在测试期间，在使用表面安装组件安装模块化封装半导体芯片的情况下，如果遇到问题，则可实施高功率放大器系统的修理或返工。例如，对于在PCB上实现的模块化高功率放大器，当遇到单个芯片的错误/缺陷时，可通过替换板上的有缺陷的芯片来重复使用板。
如本文所详述，模块化封装半导体芯片可用作用于构造高功率放大器的构建块。此类芯片可并联级联，以便确定芯片的功率处理能力的量。即，可使用模块化封装放大器芯片来构建具有不同功率电平的放大器，这些模块化封装放大器芯片根据耦合不同数量的并联芯片的不同板设计来安装和布置。一般来讲，电路板设计周期可比半导体晶片/芯片设计周期更便宜和/或耗时更少。当根据本发明的实施方案设计和/或利用单独封装的半导体芯片来制造模块化功率放大器架构时，经封装的半导体芯片可并联级联，从而提供功率电平的可扩展性。经封装的半导体芯片还可串联级联，从而提供增益电平的可扩展性。
图4A至图4C示出了安装和布置在具有不同功率电平的不同放大器架构中的经封装的半导体芯片(例如，401)。例如，与图4B的功率放大器400B相比，图4A的功率放大器400A可能够以相对较低的功率进行操作，功率放大器400B包括比功率放大器400A更多数量的并联布置和连接的模块化放大器芯片。功率放大器400C包括并联布置在电路板上的甚至更多芯片，并且因此提供比图4B的功率放大器400B甚至更大的功率处理操作。
除了并联级联能力之外，在一些实施方案中，经封装的半导体芯片可串联级联以产生具有所需增益电平的功率放大器。图5A至图5C示出了安装和布置在具有不同增益特性的不同放大器架构中的经封装的半导体芯片(例如，501)。例如，与图5B的功率放大器500B相比，图5A的功率放大器500A可提供相对较低的增益，功率放大器500B包括比功率放大器500A更多数量的串联级联的放大器级。图5C的功率放大器500C包括比功率放大器500B甚至更多级的串联级联的放大器，并且因此提供比图5B的功率放大器500B甚至更大的增益。
图6A和图6B分别示出半导体管芯610(例如，GaN)与和芯片封装相关联的引线框架632之间的接口601的顶视图和侧视图。在一些实施方案中，根据本发明的经封装的半导体芯片可以在其输入和/或输出连接处具有所示接口601的一个或多个特征。在一些实施方案中，根据图6A和图6B的接口601的输入或输出接口可形成无源匹配电路的一部分，以为经封装的半导体芯片和/或其一个或多个部件提供期望的输入和/或输出阻抗匹配特性。例如，在高频操作下，半导体芯片接口和封装可具有与其相关联的某些寄生元件。例如，来自将半导体管芯610耦合到引线框架632的接合线636的寄生电感可呈现寄生电感。附加寄生元件可以分流电容和/或与封装本身和/或封装件的占有面积相关联的其他寄生效应的形式存在。本公开的实施方案可有利地在半导体管芯610上仅包括部分阻抗匹配，或根本不包括匹配。尽管一些封装和/或电路解决方案可能涉及结合附加匹配电路以便最小化寄生元件的影响，但本公开的实施方案可有利地结合封装件和/或接口的寄生元件，将这些寄生元件作为芯片/封装件的输入和/或输出匹配结构的部分。例如，引线框架632、引线框架632与电路板640之间的接口以及放大器管芯610与引线框架632之间的接口可用作无源匹配电路，以至少部分地减小放大器管芯尺寸和/或电路损耗。
图6A和图6B示出了安装在印刷电路板640上的半导体芯片封装。封装包括至少部分地设置在金属层607上的引线框架632，该金属层可搁置在电路板640的顶表面上。金属层607可有助于为封装散热和/或提供接地功能。在一些实施方案中，图6A和图6B中所示的部件中的至少一些部件可至少部分地被包封在被构造和/或设计成容纳部件的塑料或其他至少部分刚性的材料中。电路板640可在其中具有一个或多个导电通孔645。管芯接触部件611可将管芯610电耦合到接合线636。管芯接触件611可包括金属或其他导电材料。
一般来讲，在高频率(例如，Ka波段)下使用无引线表面安装封装件(例如，QFN)可能带来挑战。因此，经封装的半导体芯片的某些实施方案可结合内部半导体管芯(例如，GaN)上的一定量的匹配电路以及在其上安装有封装件的印刷电路板上实现的一定量的匹配电路，这可能是相对更便宜的。在一些实施方案中，半导体芯片接口可以包括被设计成提供期望的匹配功能的多条接合线636。例如，半导体管芯610/管芯接触件611与引线框架632之间的单个接口610可利用四个或更多条接合线636，如图所示。在一些实施方案中，三条接合线被实现为将管芯接触件611耦合到引线框架632。在图6A和图6B的实施方案中，两条引线632a、6302b各自分别耦合到多条接合线636a、636a。此类附加引线和/或接合线可用于克服在相对高频率下使用标准无引线封装的困难。一般来讲，在高频率下，由于与此类封装相关联的寄生效应，使用某些表面安装无引线封装件可能是不切实际的。
如本文所述，使用分立封装的半导体芯片来实现模块化高功率放大器架构可能存在某些挑战。例如，以允许单独封装的半导体芯片串联级联以提供期望的增益和/或并联级联以提供期望的功率电平的合适或期望的方式来配置输入(例如，栅极)和/或输出(例如，漏极)偏置注入可能是必要的或期望的。经封装的半导体芯片的引线框架和放大器管芯可被配置为对输入/栅极偏压连接进行菊花链式连接，使得经封装的半导体芯片可相对容易地布置在典型的功率分离/组合网络中。
在一些实施方案中，本公开的放大器架构被配置为使得经由偏置注入网络施加输入/栅极偏置电压，该偏置注入网络被配置为互连到并联芯片，如图7的示例性放大器架构700所示。在一些实施方案中，稳定电路包括在单独封装的半导体芯片的半导体管芯上，使得不需要外部旁路。
在图7的放大器架构700中，经封装的半导体芯片730、731中的每个半导体芯片可包括包含在QFN封装件中的相对较小的半导体(例如，GaN)管芯。根据本公开的一个或多个实施方案，芯片730可被布置在功率分离和/或组合网络中，如图7所示，并且独立地安装在印刷电路板(PCB)740上。
图7的功率放大器架构700示出了包括多个并联半导体芯片731的放大器级702。每个封装件731内的半导体管芯可有利地被配置为支持将输入偏置(例如，栅极偏置)从相应封装件的一侧传递到另一侧，使得输入偏置信号可跨并联芯片731菊花链式传输。例如，封装件间连接747可将芯片封装件彼此电耦合，其中在路径747上提供的输入偏置信号可在并联芯片之间传递。此外，每个封装件731内的半导体管芯可包括信号布线网络，该信号布线网络用于提供从封装件的一侧到另一侧穿过该封装的输入偏置信号。例如，相对于图7的取向，封装件731的一侧可面向页面的顶部，而封装件731的相对侧可面向页面的底部。结合封装件内布线713使用封装件间板载布线747，可将在路径/端子741上提供的偏置信号(例如，输入/栅极偏置信号)传递到所有并联封装的半导体芯片731。因此，可以菊花链方式为并联连接的放大器封装件提供输入/栅极偏置。
放大器架构700还可包括提供耦合在一个或多个输出路径上(诸如，在PCB板740的输出网络中)的输出(例如，漏极)偏置。例如，相对于与图7所示的架构700类似的两级架构，漏极偏置连接749、748可设置在功率放大器700的第一级701的输出路径处，而输出偏置连接744、745可设置在第二级701的输出路径处。虽然图7中示出了对称输出偏置连接，但在一些实施方案中，单个输出/漏极偏置连接可用于每个放大器级，或者多于两个输出偏置连接可与每个放大器级相关联。相对于来自第一级701的输出网络，可能需要包括至少两个输出偏置连接以便确保来自第一级芯片封装件730中的每个第一级芯片封装的分支输出耦合到偏置信号。除此之外或另选地，在一些实施方案中，板连接746可将级701的芯片封装件730中的每个芯片封装的输出分支连接在一起，从而向其提供公共输出偏置。相对于来自级702的板载输出网络，由于芯片封装件731的输出和输出连接网络的互连性，单个输出偏置连接可能是足够的，如图所示。所示的对称输出偏置连接可能是期望的，以便以期望的方式管理输出电流。虽然图7示出了以菊花链方式提供的输入偏置和根据电路板740上的迹线提供的输出偏置，但应当理解，在一些实施方案中，输出偏置信号可以菊花链方式提供，而输入偏置可以使用板载迹线提供。可能期望输入偏置被配置为菊花链构型，这与输出偏置相反，因为与经封装的芯片的输出端相比，该经封装的芯片的输入端处的电流量相对较小。
为了实现图7的模块化架构，如上所述，在相应经封装的芯片的内部管芯上可能需要或期望某些内部偏置连接。通过包括如下所述的内部偏置连接，可能不需要附加的外部连接，从而允许简化的功率放大器设计/构造。在经封装的半导体芯片包括多级功率放大器管芯的实施方案中，放大器级的输出/漏极偏置端子能够在经封装的半导体芯片内的半导体芯片上链接在一起。这样做时，可能不需要向各个级提供漏极偏置连接，这在半导体管芯面积和/或组装复杂性方面可能相对较昂贵。
如上所述，可在图7的模块化架构700中实现改善的热隔离。例如，在单个封装的半导体芯片中，热能/热量可集中在相对较小的区域中。通过在较大面积上和多个物理上分开的芯片上划分系统700的有源功率放大器功能，系统700的散热通常散布在系统700的较大面积上，这可改善性能和/或延长产品寿命。在一些实施方案中，经封装的半导体芯片可允许来自封装件的顶层和/或底层或区域的热传递机制。在一些实施方案中，被实现为从封装件的顶部散热的热传递机制可被结合到系统/设备700的金属盖(未示出)中，这可提供来自系统的进一步热传递并且用作电/射频屏蔽和/或机械保护。在一些实施方案中，系统700包括在系统700的顶部区域和底部区域中的一者或两者上的盖。此类盖可被设计成在单个封装件和/或封装件组之间形成壁，从而提供电隔离。高功率放大器系统700的前盖和/或后盖可包括用于向一个或多个其他系统提供适当接口的特征部。例如，顶侧盖可具有与其相关联的波导开口，而背侧盖可具有背短腔以将高功率放大器系统700与一个或多个波导接合。
图8示出了根据本公开的一个或多个实施方案的用于模块化高功率放大器的经封装的半导体芯片800的平面布局。图8的经封装的半导体芯片800包括引线框架，该引线框架包括多个引脚，该多个引脚可用于接收RF输入信号以及某些DC偏置信号。例如，引线框架的第一焊盘833可用于从封装件830的一侧801上的电路板连接接收输入(例如，栅极)偏置信号，其中偏置信号可使用一个或多个接合线838或其他类型的电连接耦合到形成在衬底810上的DC焊盘819。输入偏置可进一步从DC焊盘819布线到并联配置的晶体管815的输入端子811，并且进一步布线到并联配置的晶体管815的相对侧802上的DC焊盘816。DC焊盘816可通过一个或多个接合线839耦合到引线框架的另一个引脚837。引脚833和837可有利地为设置在并联配置的晶体管815和/或封装件830的相对侧801、802上的引脚，使得衬底810上的引脚833、837之间的布线路径873允许从电路板接收输入偏置信号(经封装的半导体设备800在引脚833处安装到该电路板上)，并且在芯片封装件830的相对侧802上的引脚837处进一步输出该输入偏置信号。如上所述，耦合输入/栅极偏置输入833和输出837引脚的耦合路径873可允许经封装的半导体芯片800并联菊花链式连接，如本文详细描述的。例如，当根据本发明的实施方案的两个经封装的半导体芯片以并联构型并排放置时，封装件中的一个封装件的一侧的输入/栅极电压引脚连接与另一个封装件的相对侧的输入/栅极电压引脚连接之间的简单的非板连接可允许输入(或输出)偏置菊花链式连接，使得不需要多层电路板布线来将芯片并联级联和/或串联级联。
封装半导体芯片800可有利地包括RF输入焊盘812和并联配置的晶体管815的输入端子811之间的DC阻断电路871。DC阻断电路871可包括一个或多个电容器和/或其他无源电路元件。根据本公开的实施方案，DC阻断电路871可用于阻断可能存在于衬底810的输入焊盘812处的任何DC输出偏置信号使其免受与模块化功率放大器架构的前一级相关联的输出偏置信号的影响。因此，在一些实施方案中，到衬底810的RF输入可被DC阻断，而RF输出不被DC阻断，使得输出/漏极偏置电压可以注入在电路板上实现的RF分路器/组合器网络中，而不需要附加的片外DC阻断电路。在一些实施方案中，输出可被DC阻断，而输入不被DC阻断。
在一些实施方案中，可在衬底810上实现多级放大器。与由于晶片切割期间的衬底损耗而仅具有单级放大器的实施方案相比，添加附加放大器级可提供半导体衬底810(例如，GaN管芯)的更有效的用途。经封装的半导体芯片800还可包括衬底810的放大器级之间的输出偏置耦合875。例如，可在引线框架的输出引脚832中的一个或多个输出引脚处接收输出偏置信号。输出引脚832可使用一条或多条接合线836耦合到衬底810的输出焊盘813，如图所示。经由接合线836和输出引脚832在输出焊盘813处接收到的输出(例如，漏极)偏置信号可在衬底810上从放大器的第二级825的输出布线875到放大器的第一级815的输出821。因此，在一些实施方案中，在衬底810上实现的放大器的所有级的输出/漏极偏置在衬底810上连接或链接在一起。在一些实施方案中，衬底810包括一定量(例如，最少量)的匹配电路880以用于为芯片800提供输出匹配。利用最少量的片上匹配电路880，可在封装件接口寄生元件中或使用封装接口寄生元件来实现附加需要或期望的匹配电路，如上所述。在一些实施方案中，半导体衬底810包括在其上实现的反射稳定电路和环稳定电路中的一者或两者。
由于放大器(例如，GaN)衬底810与在单个半导体管芯上实现的多级高功率放大器相比相对较小，其中功率放大器架构可使用类似于芯片800的许多相同芯片来构造，与高功率放大器相关联的设计工作可有利地集中在优化单个相对较小芯片(例如，芯片800)的尺寸和/或性能上，其中通过这种优化实现的有益效果可通过高功率放大器架构中使用的经封装的半导体芯片的数量来放大。例如，如果高功率放大器架构包括10个单独封装的半导体芯片，其中经封装的半导体芯片设计实现了一定的成本节省，则此类节省可转化为相对于整个高功率放大器系统的10倍节省。此外，因为芯片800的尺寸相对较小，所以放大器衬底810的产率可显著高于用单个相对较大的管芯/衬底(例如，GaN)上的更多有源设备实现的高功率放大器架构的放大器衬底的产率。
尽管本文描述了某些接口技术，但应当理解，可使用任何接口技术来将根据本公开的半导体(例如，GaN)放大器管芯接合到电路板、衬底和/或封装材料。此类另选的接口技术包括但不限于倒装芯片技术和具有信号通孔的管芯背面图案化。例如，倒装芯片技术可用于将放大器管芯810与无引线封装件接合或者直接与印刷电路板接合。在此类情况下，引导热量离开放大器管芯810可能相对更困难。此外，在一些具体实施中，组装可能相对更复杂，并且可能由于接地不足而发生振荡。此外，此类接口技术可限制管芯/晶片的厚度。在一些实施方案中，倒装芯片技术可通过使用标准凸块形成技术和信号通孔在管芯810的背面上使用。尽管本文描述了印刷电路板，但应当理解，除标准印刷电路板之外的材料可用于在功率放大器架构中将经封装的半导体芯片组合在一起，如本文所述。
在一些实施方案中，高功率放大器系统可利用正交切换架构来提供切换功能，而无需在系统的输出端和/或输入端处具有切换电路。这种切换功能可通过打开或关闭放大器系统的适当部分来实现，这可减少输出损耗和/或增加输出功率和功率附加效率。此外，通过避免使用切换电路部件，可以在部件成本、简单性和/或产率方面实现附加的节省。
图9示出了包括多个经封装的半导体放大器芯片和多个90°混合设备的模块化正交切换设备900的架构。如图9所示的切换装置利用适当的相位来实现在两个输出端子952、953中的一个输出端子上的选择性输出。例如，正交切换架构900可用作电子极性切换装置，该电子极性切换装置可被配置为根据放大器987和988组的状态从右旋圆极化切换到左旋圆极化。例如，当放大器987处于接通构型并且放大器988处于断开构型时，可在RF输出端口953处提供RF输出信号，而当放大器987处于断开构型并且放大器988处于接通构型时，可在RF输出端口952处提供RF输出信号。为了实现这种功能，90°混合设备(例如，983)可被配置为对相应RF输出端口处的信号功率进行求和。类似于图9的正交切换架构的正交切换架构对于相对较高功率的应用可能是特别期望的或适用的，以便减少损耗。此外，与单芯片切换设备相比，实现在如图9所示的处于模块化构型的正交切换架构可提供输出路径之间的改善的隔离。在一些实施方案中，DC偏置信号可通过90°混合电路的隔离端口馈送到电路900中。
在架构900中，经封装的半导体放大器芯片930可有利地相对于输入/栅极偏置连接和信号和/或输出/漏极偏置连接和使用板载迹线的信号并联连接，该板载迹线被配置为将偏置信号注入经封装的半导体芯片930的输出路径中。在放大器级(诸如，放大器级925)中，可在端子975处注入输出/漏极偏置信号。相对于放大器级987、988，可在相应90°混合设备982的隔离端口991处注入输出/漏极偏压。在其中单独封装的半导体芯片930包括多个放大器级的实施方案中，级的输出之间的耦合可在芯片封装件内的半导体管芯上实现，如上文相对于图8所述。
关于输入/栅极偏置，单独封装的半导体芯片930可具有内部引脚至引脚的输入/栅极偏置耦合路径，如上文关于图8详细描述的。例如，经封装的半导体芯片的引线框架的相对侧上的接触引脚可通过放大器的输入耦合，以允许菊花链式连接，如上文详细描述的。在一些具体实施中，图9的模块化正交切换架构900可实现为在切换装置的上半部与下半部之间具有射频隔离壁或结构。
返回参考图2，根据本发明的模块化封装半导体芯片可有利地包括或连接到输入和/或输出匹配电路，以便为有效的功率放大器操作提供期望的输入和/或输出匹配。在一些具体实施中，半导体管芯接口阻抗可为非标准的(即，除50欧姆之外的阻抗)，这可允许在半导体管芯上仅实现RF匹配电路的一部分。例如，在一些实施方案中，根据本发明实施方案的模块化封装半导体芯片的半导体管芯(例如，GaN管芯)不具有用于输入和/或输出阻抗匹配的管芯上匹配电路，并且因此可在芯片的输入处呈现高于或低于50欧姆的阻抗并且/或者在芯片的输出处期望高于或低于50欧姆的阻抗。
图10示出了根据本公开的实施方案的模块化功率放大器架构，其中识别了各种放大器级的输入1012和输出1011阻抗接口。在一些实施方案中，可通过高频操作下的封装件寄生效应至少部分地在单独封装的半导体芯片中实现期望的输入阻抗匹配。经封装的半导体芯片中的每个经封装的半导体芯片可被设计成具有标准化的功率匹配阻抗，该标准化的功率匹配阻抗可不同于标准的50欧姆的输入/输出阻抗。这样，由单独的制造商设计的经封装的芯片在一些具体实施中可基本上互换使用。
在一些实施方案中，根据本发明的实施方案的模块化封装半导体芯片包括第一类型的放大器半导体衬底(例如，GaN放大器管芯或其他成本相对较高的半导体工艺管芯)，以及在用于单个封装件内的输入和/或输出匹配电路(例如，GaAs)的一种或多种其他类型的一个或多个单独半导体衬底上实现的输入和/或输出匹配电路。
图11示出了根据本公开的一个或多个实施方案的在单个封装件内包括单独放大器和匹配管芯的经封装的半导体芯片1100。经封装的半导体芯片1100包括放大器管芯1110，该放大器管芯包括一个或多个放大器。例如，在例示的实施方案中，放大器管芯1110(例如，GaN管芯)包括并联放大器1115a和1115b。尽管示出了两个放大器，但应当理解，本文所公开的原理适用于其上实现有任何数量的放大器的放大器管芯。放大器管芯1110可有利地包括两级放大器，如本文所述。
经封装的半导体芯片1100包括其上实现有输入匹配电路的输入匹配管芯1181，该输入匹配电路可包括一个或多个传输线、锥形件、组合器/分离器和/或其他类型的无源设备，包括电容器、电阻器、电感器等。例如，在例示的实施方案中，输入匹配管芯1181包括多条传输线1102。输入匹配管芯1181可有利地具有用于电耦合到其上安装有经封装的半导体芯片1100的印刷电路板(PCB)的接口1113。例如，接口1113可在某些方面类似于图6A和图6B所示以及在上文中详细描述的接口601。输入匹配管芯1181还可包括用于电耦合到功率放大器管芯1110的一个或多个接口1109。下文结合图12A和图12B更详细地描述了此类接口。
经封装的半导体芯片1100还可包括其上实现有输出匹配电路的输出匹配管芯1183，该输出匹配电路可包括一个或多个传输线、锥形件、组合器/分离器和/或其他类型的无源设备，包括电容器、电阻器、电感器等。例如，在例示的实施方案中，输出匹配管芯1183包括多条传输线1103以及功率组合器1104。输出匹配管芯1183可有利地具有用于电耦合到其上安装有经封装的半导体芯片1100的PCB的接口1117。例如，接口1117可在某些方面类似于图6A和图6B所示以及在上文中详细描述的接口601。输出匹配管芯1183还可包括用于耦合到功率放大器管芯1110的一个或多个接口1111。下文结合图12A和图12B更详细地描述了此类接口。图11的构型可有利地在单个封装件中提供相对较大的增益，从而潜在地减少与板载实现的阻抗匹配电路的附加损耗相关联的问题。
图12A和图12B分别示出了第一半导体类型的功率放大器管芯1210(例如，GaN)与匹配电路管芯1280之间的接口的顶视图和侧视图，该匹配电路管芯可包括不同的半导体衬底，诸如相对较低成本的衬底(例如，GaAs)。在一些实施方案中，根据本发明的实施方案的经封装的半导体芯片可具有放大器管芯与输入匹配管芯和/或输出匹配管芯之间的所示接口1201的一个或多个特征。在一些实施方案中，接口1201可形成放大器管芯1210的匹配电路的一部分。
功率放大器管芯1210和匹配电路管芯1280可使用一条或多条接合线1236来耦合，如图所示。功率放大器管芯1210和匹配电路管芯1280可被设置成分开任何合适或期望的距离d。例如，在一些实施方案中，放大器管芯1210和匹配电路管芯1280间隔开大约5mm。
在一些实施方案中，根据本公开的实施方案的经封装的半导体芯片包括功率放大器半导体管芯，该功率放大器半导体管芯具有在放大器半导体管芯上实现的一定量的预匹配，其中封装件中不包括附加的匹配电路管芯。图13示出了根据本公开的一个或多个实施方案的具有片上阻抗匹配1360和片外阻抗匹配1361两者的经封装的半导体芯片1300。在一些实施方案中，功率放大器衬底1310包括在其上实现的用于阻抗匹配的一个或多个传输线、电容器、电阻器和/或其他无源元件。封装1330可安装到其上实现有附加匹配电路1361的电路板1340，该附加匹配电路可包括一个或多个传输线、锥形件和/或其他无源匹配元件。匹配电路1361可在板1340上和/或在安装在板1340上的另一个封装芯片中实现。
在一些实施方案中，封装特征部和线接合的接口1301可被配置为执行射频匹配功能中的一些功能，而剩余的匹配功能可通过在经封装的半导体芯片1300的内部功率半导体衬底1310上实现的射频分裂/组合和/或其他无源元件来实现。在一些实施方案中，片上匹配电路1360包括一个或多个电容器1364和一个或多个传输线1363。
对于根据本发明实施方案的模块化高功率放大器架构，可使用一个或多个匹配元件来实现阻抗匹配，该一个或多个匹配元件在单独封装的半导体芯片之间的电路板上的连接性电路中实现。
图14示出了根据本发明的实施方案的模块化高功率放大器架构中的经封装的放大器芯片1430之间的板上匹配。在一些实施方案中，在放大器级和/或芯片之间的连接性电路中的经封装的半导体放大器芯片之间实现级间匹配。例如，在放大器级之间，除了一个或多个分离器/组合器1403之外，根据本发明的实施方案的板载匹配电路可包括一个或多个传输线1401和/或锥形件1402。此类传输线和/或锥形件可具有任何合适或期望的宽度和/或阻抗特性，并且可被设计成匹配芯片1430的特定输入和/或输出负载和阻抗。
如本文所述，根据本公开的方面的经封装的半导体芯片的实施方案可包括无引线封装件中的单级功率放大器管芯(例如，GaN管芯)。这种单级放大器管芯可以任何合适或期望的方式实现。图15示出了单级功率放大器管芯的示例性具体实施，该单级功率放大器管芯包括在芯片封装件1530中实现的半导体衬底1510。类似于如图15的芯片1500的经封装的半导体芯片可按模块化高功率放大器架构来布置在印刷电路板上。例如，在一些实施方案中，可根据上文详细描述的图3的三级放大器架构300来布置类似于图15的芯片1500的经封装的半导体芯片。
图16示出了在芯片封装件1630中实现的单级功率放大器管芯1610的另一个示例性架构。功率放大器管芯1610可包括GaN或其他类型的半导体衬底。在一些实施方案中，放大器管芯1610包括并联连接的晶体管的两个组1601、1602。
图17示出了可用于在模块化高功率放大器架构中组合类似于图16所示芯片的芯片的示例性架构1700。如图所示，在一些具体实施中，包括根据图16的芯片的功率放大器架构可包括七个或更少的经封装的半导体芯片。对于图17的架构1700，所有DC阻断和/或偏置电路可有利地在其上安装有经封装的半导体芯片的电路板上实现。
图18示出了两级放大器管芯的实施方案，该两级放大器管芯包括封装在单个无引线封装件1830中的半导体衬底1810。例如，封装件1830可以是QFN封装件，如本文详细描述的。经封装的半导体芯片1800可以包括多层层压封装件。在一些实施方案中，输入偏置电压被提供在封装件1830的引线框架的第一引脚1833上，并且通过在半导体衬底1810上实现的射频输入焊盘1812和/或与其电耦合的电接触件1806布线到封装件1830的相对侧上的引脚1837。输入偏置信号可通过耦合到管芯的偏置焊盘1809的接合线1807提供给第二级1825。
输出偏置电压可提供在另一个引脚1893上并且通过耦合到管芯/衬底1810的接合线1808提供给放大器级输出。此外，为了允许菊花链式连接，输出电压可被提供在路径1895上并且在信号传输层中被布线在RF信号层下方，该信号传输层通过接地参考金属层与RF信号层隔离。在一些实施方案中，实现了狭槽通孔工艺以允许设备的更紧凑布局。级间匹配可在放大器级之间的管芯1810上实现。
图19至图21示出了根据本发明的实施方案的可结合模块化封装半导体芯片的示例性放大器架构。例如，图19至图21所示的各个芯片在某些方面可类似于图8所示和上文所述的经封装的半导体芯片800。
图19示出了包括两组并联的两级经封装的半导体放大器芯片1901、1902的四级放大器架构。图20示出了四级放大器架构2000，其包括耦合到一组并联的两级经封装的半导体芯片2002的第一两级经封装的半导体芯片2001。在一些实施方案中，第一芯片2001是一级放大器芯片，而并联芯片2000是两级放大器芯片。在此类实施方案中，放大器2000可为3级放大器。图21示出了根据本公开的一个或多个实施方案的包括单组并联连接的经封装的放大器芯片的放大器架构2100。在图21的架构2100中，芯片的输入连接网络和输出连接网络均连接在一起。
如本文详细描述的，利用电耦合在印刷电路板或其他衬底上的单独封装的半导体芯片的模块化高功率放大器架构可允许相对较高百分比的半导体管芯面积(例如，GaN管芯面积)被分配用于有源放大器晶体管，并且较少的半导体管芯面积被分配用于无源匹配电路。例如，这可通过以下方法和/或特征中的一者或多者来实现：使半导体管芯接口阻抗具有非标准值(例如，除50之外的阻抗值，或任何适当的阻抗)，这可允许在半导体管芯上实现仅部分必要或期望的射频匹配电路或不实现；使用封装件特征和/或线接合的接口元件来执行必要或期望的射频匹配的至少一部分；以及将其上安装有经封装的半导体芯片的电路板或其他衬底用于必要或期望的射频匹配电路的射频分离/组合和/或剩余部分的全部或一部分。对于某些其他片外匹配解决方案，此类解决方案可能仅适用于相对较低的频率，其中接合线的和/或封装的寄生元件相对较小。相对于根据本公开的实施方案的高频操作，可有利地在半导体管芯上实现一定量的阻抗匹配，以便使得管芯对接合线和/或封装件接口的寄生元件相对不那么敏感，以及将此类寄生元件用作为必要或期望的阻抗匹配电路的一部分。
本公开的实施方案允许通过以下方式来配置栅极偏置注入和/或漏极偏置注入：允许构建块封装半导体芯片串联级联以获得更高增益和/或并联级联以提供期望的功率可扩展性。射频输入路径可被直流(DC)阻断，而射频输出可不被DC阻断，使得漏极/输出电压可被注入在射频分离器/组合器网络上而不需要附加的片外DC阻断电路。可经由可互连到并联芯片的偏置网络来施加输入/栅极电压。在一些实施方案中，所有稳定电路都包括在经封装的芯片中，使得不需要外部旁路。在一些实施方案中，第一级栅极电压和第二级栅极电压和/或漏极电压在芯片的管芯上互连，使得不需要外部连接。
本公开的实施方案可有利地提供改善的设计灵活性和/或简单性。例如，利用构建块封装放大器芯片，可不需要半导体晶片的附加制造循环，而是简单地通过修改或改变主板的连接或特征来制造不同功率电平和/或不同栅极的功率放大器。由于相同的构建块芯片被多次使用，因此可使用更多的设计工作/强度来优化性能和/或最小化管芯的尺寸，因为这样做收益翻倍的倍数更大。此外，由于本公开的构建块封装半导体芯片分散功率放大器架构的热分布并且能够根据需要或期望在印刷电路板上展开，因此封装件可变得相对更便宜并且可不需要那么多的金属来进行热能耗散。即，热分布设计可针对印刷电路板尺寸进行权衡。
一般性注释
除非上下文明确要求，否则在整个说明书和权利要求书中，词语“包括”、“包含”等应被解释为包含性的意义，而不是排他的或穷举的意义；也就是说，有“包括但不限于”的意义。如本文一般所用的词语“耦合”是指可直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当本申请中使用时，词语“在本文中”、“在...上方”、“在...下方”以及具有类似含义的词语，应整体指本申请而非本申请的任何特定部分。在上下文允许的情况下，在上文使用单数或复数来描述的词语也可分别包括复数或单数。
词语“或”指的是两个或更多个项目的列表，该单词涵盖了该单词的所有以下解释：列表中的任何项目、列表中的所有项目，以及列表中项目的任意组合。
本公开通篇提及的“一些实施方案”、“某些实施方案”或“实施方案”意指结合该实施方案描述的特定特征、结构或特性可包括在至少一些实施方案中。因此，在本说明书通篇各处出现的短语“在一些实施方案中”、“在某些实施方案中”或“在实施方案中”不一定都指相同的实施方案，而可指相同或不同的实施方案中的一个或多个。此外，本文所公开的实施方案可以是或可以不是本发明的实施方案。例如，本文所公开的实施方案可部分或完全包括非发明特征和/或部件。此外，在一个或多个实施方案中，根据本公开，对于本领域的普通技术人员而言显而易见的是，特定特征、结构或特性可以任何合适的方式组合。
本发明的实施方案的上述详细描述并非旨在穷举或将本发明限制为上文所公开的精确形式。虽然上文出于说明性目的描述了本发明的特定实施方案和示例，但是如相关领域的技术人员认识到的，在本发明的范围内各种等同修改为可能的。例如，虽然过程或框以给定顺序呈现，但是另选的实施方案可以不同顺序执行具有步骤的例程，或者采用具有框的系统，并且一些过程或框可被删除、移动、添加、细分、组合和/或修改。这些过程或框中的每一者可以多种不同的方式来实现。另外，虽然过程或框有时被示出为按顺序执行，但这些过程或框可替代地并行执行，或者可在不同的时间执行。
本文提供的本发明的教导内容可应用于其他系统，而不一定是上文所述的系统。上述各种实施方案的元件和动作可被组合以提供进一步的实施方案。
虽然已描述了本发明的一些实施方案，但这些实施方案仅以举例的方式呈现，并非旨在限制本发明的范围。实际上，本文所述的新型方法和系统可以多种其他形式体现；此外，在不脱离本公开的实质的情况下，可对本文所述的方法和系统的形式进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖将落入本公开的范围和实质内的这些形式或修改。

Claims (23)

1.一种经封装的半导体芯片(800)，包括：
半导体衬底(810)；
射频输入接触焊盘(812)，所述射频输入接触焊盘实现在所述半导体衬底上；
射频输出接触焊盘(813)，所述射频输出接触焊盘实现在所述半导体衬底上；
第一直流(DC)接触焊盘(819)和第二直流接触焊盘(816)，所述第一直流接触焊盘和所述第二直流接触焊盘实现在所述半导体衬底上；和
输入偏置耦合路径(873)，所述输入偏置耦合路径实现在所述半导体衬底上并且将所述第一DC接触焊盘电耦合到所述第二DC接触焊盘和所述输入接触焊盘；
一个或多个晶体管(815)，所述一个或多个晶体管实现在所述半导体衬底上并且具有耦合到所述输入接触焊盘的输入端；和
引线框架，所述引线框架包括：
一个或多个射频输入引脚(831)，所述一个或多个射频输入引脚电耦合到所述输入接触焊盘；
一个或多个射频输出引脚(832)，所述一个或多个射频输出引脚电耦合到所述输出接触焊盘；和
第一输入偏置引脚(833)和第二输入偏置引脚(837)，所述第一输入偏置引脚和所述第二输入偏置引脚分别电耦合到所述第一DC接触焊盘和所述第二DC接触焊盘。
2.根据权利要求1所述的经封装的半导体芯片(800)，其中所述一个或多个晶体管(815)被配置为从所述引线框架的所述一个或多个射频输出引脚(832)中的至少一个射频输出引脚接收输出偏置信号。
3.根据权利要求1所述的经封装的半导体芯片(800)，其中所述第一DC接触焊盘(819)和所述第二DC接触焊盘(816)设置在所述输入接触焊盘(812)的相对侧上。
4.根据权利要求1所述的经封装的半导体芯片(800)，其中：
所述一个或多个晶体管包括多个场效应晶体管；并且
所述输入接触焊盘电耦合到所述多个场效应晶体管的栅极。
5.根据权利要求1所述的经封装的半导体芯片(800)，其中所述输入偏置耦合路径(873)允许所述经封装的半导体芯片(800)与另一个经封装的半导体芯片并联菊花链式连接。
6.根据权利要求1所述的经封装的半导体芯片(800)，还包括DC阻断电路(871)，所述DC阻断电路实现在所述半导体衬底(810)上并且被配置为阻断所述输入接触焊盘(812)与所述一个或多个晶体管(815)的所述输入端之间的DC电流。
7.根据权利要求1所述的经封装的半导体芯片(800)，还包括：
第一放大器级，所述第一放大器级包括所述一个或多个晶体管(815)；和
第二放大器级(825)，所述第二放大器级具有耦合到所述第一放大器级的输出端的输入端。
8.根据权利要求7所述的经封装的半导体芯片(800)，其中所述第二放大器级与所述第一放大器级被DC阻断。
9.根据权利要求7所述的经封装的半导体芯片(800)，还包括输出偏置耦合路径，所述输出偏置耦合路径将所述第二放大器级的输出端与所述第一放大器级的所述输出端电耦合。
10.根据权利要求7所述的经封装的半导体芯片(800)，其中：
所述第二放大器级(825)包括并联连接的多个晶体管；并且
所述多个晶体管的输入端是电耦合的。
11.根据权利要求1所述的经封装的半导体芯片(800)，其中所述引线框架是扁平无引线封装件(830)的部件。
12.根据权利要求1所述的经封装的半导体芯片(800)，还包括设置在所述封装件(830,1330)内的输出匹配电路(1360)。
13.根据权利要求12所述的经封装的半导体芯片(800)，其中所述输出匹配电路(1360)实现在所述半导体衬底(810,1310)上。
14.一种功率放大器(300,700)，包括：
印刷电路板(340,740)；
多个经封装的半导体芯片(351-364,730,731)，所述多个经封装的半导体芯片按功率放大器构型安装在所述印刷电路板上，所述多个经封装的半导体芯片中的每个包括：
半导体衬底；
射频输入接触焊盘(812)，所述射频输入接触焊盘实现在所述半导体衬底上；
射频输出接触焊盘(813)，所述射频输出接触焊盘实现在所述半导体衬底上；
第一直流(DC)接触焊盘(819)和第二直流接触焊盘(816)，所述第一直流接触焊盘和所述第二直流接触焊盘实现在所述半导体衬底上；
输入偏置耦合路径(873)，所述输入偏置耦合路径实现在所述半导体衬底上并且将所述第一DC接触焊盘电耦合到所述第二DC接触焊盘和所述输入接触焊盘；
一个或多个晶体管(815)，所述一个或多个晶体管实现在所述半导体衬底上并且具有耦合到所述输入接触焊盘的输入端；
引线框架，所述引线框架包括：电耦合到所述输入接触焊盘的一个或多个射频输入引脚、电耦合到所述输出接触焊盘的一个或多个射频输出引脚，以及分别电耦合到所述第一DC接触焊盘和所述第二DC接触焊盘的第一输入偏置引脚和第二输入偏置引脚；和
表面安装封装，所述表面安装封装至少部分地容纳所述半导体衬底和所述引线框架。
15.根据权利要求14所述的功率放大器(300,700)，其中所述多个经封装的半导体芯片是相同的。
16.根据权利要求14所述的功率放大器(300,700)，其中所述多个经封装的半导体芯片包括：
第一组并联封装的半导体芯片；并且
第二组并联封装的半导体芯片；
其中所述第一组并联封装的半导体芯片中的每个与所述第二组并联封装的半导体芯片中的至少一个串联连接。
17.根据权利要求14所述的功率放大器(300,700)，还包括匹配电路(1361)，所述匹配电路实现在所述印刷电路板(340,740)上，所述匹配电路被配置为与所述多个经封装的半导体芯片的寄生元件组合，以为所述多个经封装的半导体芯片提供阻抗匹配以用于高频操作。
18.根据权利要求17所述的功率放大器(300,700)，其中所述高频操作对应于Ka频带。
19.一种制造功率放大器的方法，所述方法包括：
提供多个经封装的半导体芯片(351-364,730,731)，所述多个经封装的半导体芯片各自包括相应内部偏置耦合路径(873)，所述内部偏置耦合路径电耦合相应经封装的半导体芯片的第一直流(DC)接触焊盘(819)、第二DC接触焊盘(816)和输入端子(811)；
提供第一电路板(340,740)；
在所述第一电路板中形成第一电连接(342,343)，以连接到所述多个经封装的半导体芯片的第一子集(351-364,730,731)；并且
将所述多个经封装的半导体芯片的所述第一子集按第一多级功率放大器构型表面安装在所述第一电路板上；
其中所述第一电连接包括所述多个经封装的半导体芯片的所述第一子集中的至少两个之间的并联菊花链式连接(747)。
20.根据权利要求19所述的方法，还包括在所述表面安装所述多个经封装的半导体芯片的所述第一子集之后：
提供第二电路板(340,740)；
在所述第二电路板中形成第二电连接(342,343)，以连接到所述多个经封装的半导体芯片的第二子集(351-364,730,731)；并且
将所述多个经封装的半导体芯片的所述第二子集按第二多级功率放大器构型表面安装在所述第二电路板上，所述第二多级功率放大器构型具有比所述第一多级功率放大器构型更多数量的放大器级；
其中所述第二电连接包括所述多个经封装的半导体芯片的所述第二子集中的至少两个之间的并联菊花链式连接(747)。
21.根据权利要求19所述的方法，还包括基于在高操作频率下所述多个经封装的半导体芯片的所述第一子集的寄生元件来确定所述多个经封装的半导体芯片的所述第一子集的偏置值。
22.根据权利要求19所述的方法，还包括在所述提供所述多个经封装的半导体芯片之后，确定所述多个经封装的半导体芯片中的要并联连接的经封装的半导体芯片的数量。
23.根据权利要求19所述的方法，还包括在所述提供所述多个经封装的半导体芯片之后，确定所述多个经封装的半导体芯片中的要串联连接的经封装的半导体芯片的数量。
CN201980015467.4A 2018-01-18 2019-01-17 模块化功率放大器设备和架构 Pending CN111788680A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862618956P 2018-01-18 2018-01-18
US62/618,956 2018-01-18
PCT/US2019/014070 WO2019143854A1 (en) 2018-01-18 2019-01-17 Modularized power amplifier devices and architectures

Publications (1)

Publication Number Publication Date
CN111788680A true CN111788680A (zh) 2020-10-16

Family

ID=65279773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980015467.4A Pending CN111788680A (zh) 2018-01-18 2019-01-17 模块化功率放大器设备和架构

Country Status (8)

Country Link
US (1) US11967937B2 (zh)
JP (2) JP2021511722A (zh)
CN (1) CN111788680A (zh)
AU (2) AU2019209940B2 (zh)
BR (1) BR112020014674A2 (zh)
CA (1) CA3088537A1 (zh)
SG (1) SG11202006753YA (zh)
WO (1) WO2019143854A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511119A (zh) * 2020-12-01 2021-03-16 锐石创芯（深圳）科技有限公司 级间匹配电路和推挽功率放大电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264251B2 (en) * 2018-11-29 2022-03-01 Wavepia Co., Ltd. Method of manufacturing power amplifier package embedded with input-output circuit
KR20210095365A (ko) 2020-01-23 2021-08-02 삼성전자주식회사 무선 신호를 처리하기 위한 전자 장치 및 그의 동작 방법
US11094652B1 (en) * 2020-07-24 2021-08-17 Realtek Semiconductor Corp. Configurable radio transceiver and method thereof
US20220254762A1 (en) * 2021-02-05 2022-08-11 Cree, Inc. Device packages with uniform components and methods of forming the same
FR3126825A1 (fr) * 2021-09-06 2023-03-10 Wupatec Circuit intégré d’amplificateur de puissance RF comprenant une puce à semi-conducteurs en boîtier, et carte de circuits imprimés le comprenant
CN116127903B (zh) * 2023-02-14 2023-11-14 电子科技大学 一种大功率pa芯片版图布局及风洞式自散热封装设计方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224508A (ja) * 1987-03-13 1988-09-19 Matsushita Electric Ind Co Ltd モノリシツクマイクロ波集積回路多段増幅器
US20040164407A1 (en) * 2003-02-25 2004-08-26 Akishige Nakajima Semiconductor device, power amplifier device and PC card
JP2005039320A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 半導体素子及び高周波電力増幅装置
US20070176298A1 (en) * 2006-01-11 2007-08-02 Hitachi, Ltd. Semiconductor device
US20100246153A1 (en) * 2009-03-24 2010-09-30 Viasat, Inc. Flip-chip fet cell
US20110012680A1 (en) * 2009-07-17 2011-01-20 Panasonic Corporation Semiconductor device, radio frequency circuit, and radio frequency power amplifier
CN201887035U (zh) * 2010-07-22 2011-06-29 西安能讯微电子有限公司 一种半导体芯片封装结构
US20110210795A1 (en) * 2010-02-26 2011-09-01 Renesas Electronics Corporation High frequency power amplifier and operating method thereof
CN103531558A (zh) * 2012-07-02 2014-01-22 英飞凌科技股份有限公司 引线框架封装及其形成方法
JP2014120582A (ja) * 2012-12-14 2014-06-30 Sumitomo Electric Device Innovations Inc 半導体装置
US20150235933A1 (en) * 2014-02-19 2015-08-20 Freescale Semiconductor, Inc. Semiconductor devices, semiconductor device packages, and packaging techniques for impedance matching and/or low frequency terminations
US20170085228A1 (en) * 2015-09-23 2017-03-23 Freescale Semiconductor, Inc. Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049126A (en) 1995-12-14 2000-04-11 Nec Corporation Semiconductor package and amplifier employing the same
WO2002025810A2 (en) * 2000-09-22 2002-03-28 U.S. Monolithics, L.L.C. Mmic folded power amplifier
US20080017998A1 (en) 2006-07-19 2008-01-24 Pavio Jeanne S Semiconductor component and method of manufacture
JP6337473B2 (ja) 2014-01-15 2018-06-06 富士通株式会社 集積回路及び送受信装置
KR101618971B1 (ko) * 2014-09-01 2016-05-10 숭실대학교산학협력단 인버터 형태의 전력 증폭기
US9509251B2 (en) 2015-03-24 2016-11-29 Freescale Semiconductor, Inc. RF amplifier module and methods of manufacture thereof
CN106169915B (zh) * 2016-06-30 2020-07-31 唯捷创芯(天津)电子技术股份有限公司 多增益模式功率放大器、芯片及通信终端
US20190050012A1 (en) * 2017-08-10 2019-02-14 Macronix International Co., Ltd. Voltage regulator with improved slew rate

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224508A (ja) * 1987-03-13 1988-09-19 Matsushita Electric Ind Co Ltd モノリシツクマイクロ波集積回路多段増幅器
US20040164407A1 (en) * 2003-02-25 2004-08-26 Akishige Nakajima Semiconductor device, power amplifier device and PC card
JP2004260364A (ja) * 2003-02-25 2004-09-16 Renesas Technology Corp 半導体装置及び高出力電力増幅装置並びにパソコンカード
JP2005039320A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 半導体素子及び高周波電力増幅装置
US20070176298A1 (en) * 2006-01-11 2007-08-02 Hitachi, Ltd. Semiconductor device
US20100246153A1 (en) * 2009-03-24 2010-09-30 Viasat, Inc. Flip-chip fet cell
US20110012680A1 (en) * 2009-07-17 2011-01-20 Panasonic Corporation Semiconductor device, radio frequency circuit, and radio frequency power amplifier
US20110210795A1 (en) * 2010-02-26 2011-09-01 Renesas Electronics Corporation High frequency power amplifier and operating method thereof
CN201887035U (zh) * 2010-07-22 2011-06-29 西安能讯微电子有限公司 一种半导体芯片封装结构
CN103531558A (zh) * 2012-07-02 2014-01-22 英飞凌科技股份有限公司 引线框架封装及其形成方法
JP2014120582A (ja) * 2012-12-14 2014-06-30 Sumitomo Electric Device Innovations Inc 半導体装置
US20150235933A1 (en) * 2014-02-19 2015-08-20 Freescale Semiconductor, Inc. Semiconductor devices, semiconductor device packages, and packaging techniques for impedance matching and/or low frequency terminations
US20170085228A1 (en) * 2015-09-23 2017-03-23 Freescale Semiconductor, Inc. Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511119A (zh) * 2020-12-01 2021-03-16 锐石创芯（深圳）科技有限公司 级间匹配电路和推挽功率放大电路

Also Published As

Publication number Publication date
JP2024038114A (ja) 2024-03-19
US20200366259A1 (en) 2020-11-19
US11967937B2 (en) 2024-04-23
AU2023214370A1 (en) 2023-08-31
CA3088537A1 (en) 2019-07-25
AU2019209940B2 (en) 2023-05-11
JP2021511722A (ja) 2021-05-06
AU2019209940A1 (en) 2020-07-30
SG11202006753YA (en) 2020-08-28
BR112020014674A2 (pt) 2020-12-01
WO2019143854A1 (en) 2019-07-25

Similar Documents

Publication Publication Date Title
CN111788680A (zh) 模块化功率放大器设备和架构
EP3331161B1 (en) Amplifier die with elongated side pads, and amplifier modules that incorporate such amplifier die
EP2649549B1 (en) Rf transistor packages with internal stability network including intra-capacitor resistors and methods of forming rf transistor packages with internal stability networks including intra-capacitor resistors
CN107395129A (zh) 具有成角度地偏移的信号路径方向的多路径rf放大器及其制造方法
TWI798670B (zh) 堆疊式射頻電路拓撲
TWI822112B (zh) 在電晶體晶粒之閘極及/或汲極上通過穿碳化矽通孔進行堆疊式射頻電路拓撲
US8139370B2 (en) Electronic system having field effect transistors and interconnect bumps on a semiconductor substrate
US20080315393A1 (en) Rf transistor packages with internal stability network and methods of forming rf transistor packages with internal stability networks
EP3780387B1 (en) Integrated multiple-path power amplifier with interdigitated transistors
CN114362698A (zh) 功率放大器模块
CN117546407A (zh) 结合内部连接的输出集成晶体管放大器器件封装
US11533024B2 (en) Multi-zone radio frequency transistor amplifiers
US7391067B1 (en) Hybrid microwave integrated circuit
CN114361138A (zh) 晶体管和包含所述晶体管的功率放大器
US20230327624A1 (en) Rf amplifier devices and methods of manufacturing including modularized designs with flip chip interconnections and integration into packaging
US20220321071A1 (en) Rf amplifier devices and methods of manufacturing including modularized designs with flip chip interconnections
US11581241B2 (en) Circuit modules with front-side interposer terminals and through-module thermal dissipation structures
CN112928995A (zh) 具有表面安装封装的载波和峰化放大器的多赫蒂放大器
US20120068771A1 (en) Heterogeneous integration of harmonic loads and transistor feedback for improved amplifier performance
US20230420430A1 (en) Modular power transistor component assemblies with flip chip interconnections
US20230133034A1 (en) Surface-mount amplifier devices
US11929317B2 (en) Capacitor networks for harmonic control in power devices
US20220399856A1 (en) Doherty amplifiers and amplifier modules with shunt inductor and capacitor circuit for improved carrier harmonic loading
JP2022145419A (ja) フリップ・チップ電力トランジスタ・ダイと非フリップ・チップ電力トランジスタ・ダイとを有する電力増幅器モジュール
JP2015082514A (ja) 半導体モジュール

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination