JP2021511722A - モジュール化電力増幅器デバイス及びアーキテクチャ - Google Patents

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ブエル、ケニス、ヴイ
リオンズ、マイケル、アール
イングリッシュ、ゲイリー、ピー
チェン、チャン、アール
ダラプ、ラマナムルシー、ヴィ
マシューズ、ダグラス、ジェイ
バーケイメール、マーク、エス
ダレーク、ブランドン、シー
ピヨン、ジェイ、シー
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Abstract

パッケージ化半導体チップは、半導体基板と、入力コンタクトパッドと、出力コンタクトパッドと、第１の直流（ＤＣ）コンタクトパッド及び第２の直流（ＤＣ）コンタクトパッドと、入力コンタクトパッドに結合された入力を有する１つ以上のトランジスタと、半導体基板上に実装された、第１のＤＣコンタクトパッドを第２のＤＣコンタクトパッド及び入力コンタクトパッドに電気的に結合させる入力バイアス結合経路と、を含む電力増幅器ダイを含む。チップは、入力コンタクトパッドに電気的に結合された１つ以上の無線周波数入力ピンと、出力コンタクトパッドに電気的に結合された１つ以上の無線周波数出力ピンと、第１のＤＣコンタクトパッド及び第２のＤＣコンタクトパッドにそれぞれ電気的に結合された第１の入力バイアスピン及び第２の入力バイアスピンと、を有するリードフレームを更に含む。【選択図】図７、図８

Description

本開示は、無線周波数電力増幅器デバイス及びアーキテクチャに関し、より具体的には、高電力増幅器に関する。高電力増幅器を含む特定の電力増幅器は、ソリッドステート（例えば、半導体）基板を少なくとも部分的に使用して実現することができる。半導体基板が異なれば、性能特性も異なる。
高電力増幅器アーキテクチャを含むモジュール化電力増幅器アーキテクチャを実装するためのシステム、デバイス、及び方法が本明細書に記載されている。いくつかの実現形態では、本開示は、半導体基板と、半導体基板上に実装された無線周波数入力コンタクトパッドと、半導体基板上に実装された無線周波数出力コンタクトパッドと、半導体基板上に実装された第１の直流（ＤＣ）コンタクトパッド及び第２の直流（ＤＣ）コンタクトパッドと、半導体基板上に実装されており、第１のＤＣコンタクトパッドを第２のＤＣコンタクトパッド及び入力コンタクトパッドに電気的に接続させる入力バイアス結合経路と、半導体基板上に実装されており、入力コンタクトパッドに接続された入力端を有する１つ以上のトランジスタと、を備えるパッケージ化半導体チップに関する。半導体基板、入力コンタクトパッド、出力コンタクトパッド、第１のＤＣコンタクトパッド及び第２のＤＣコンタクトパッド、入力バイアス結合経路、並びに１つ以上のトランジスタは、パッケージ化半導体チップの内部増幅器／半導体ダイの一部であってもよい。パッケージ化半導体チップは、入力コンタクトパッドに電気的に接続された１つ以上の無線周波数入力ピンと、出力コンタクトパッドに電気的に接続された１つ以上の無線周波数出力ピンと、第１のＤＣコンタクトパッド及び第２のＤＣコンタクトパッドにそれぞれ電気的に接続された第１の入力バイアスピン及び第２の入力バイアスピンと、を備えるリードフレームを更に備える。
１つ以上のトランジスタは、リードフレームの１つ以上の無線周波数出力ピンのうちの少なくとも１つから出力バイアス信号を受信するように構成してもよい。いくつかの実施形態では、第１のＤＣコンタクトパッドと第２のＤＣコンタクトパッドとは、入力コンタクトパッドの向かい合う側に配設されている。いくつかの実施形態では、１つ以上のトランジスタは、複数の電界効果トランジスタを含み、入力コンタクトパッドは、複数の電界効果トランジスタのゲートに電気的に接続されている。入力バイアス結合経路は、パッケージ化半導体チップと、別のパッケージ化半導体チップとの並列デイジーチェーンを可能にする。パッケージ化半導体チップは、ＤＣ遮断回路を更に備えてもよい。このＤＣ遮断開路は、半導体基板上に実装されており、入力コンタクトパッドと１つ以上のトランジスタの入力との間のＤＣ電流を遮断するように構成されている。
いくつかの実施形態では、パッケージ化半導体チップは、１つ以上のトランジスタを含む第１の増幅器段と、第１の増幅器段の出力端に接続された入力端を有する第２の増幅器段と、を更に備える。例えば、第２の増幅器段は、第１の増幅器段からＤＣ遮断することができる。いくつかの実現形態では、パッケージ化半導体チップは、第２の増幅器段の出力端を第１の増幅器段の出力端と電気的に接続する出力バイアス結合経路を更に備える。いくつかの実施形態では、第２の増幅器段は、並列に接続された複数のトランジスタを備え、複数のトランジスタの入力端同士は、電気的に接続されている。
リードフレームは、フラットノーリードパッケージの構成要素であってもよい。パッケージ化半導体チップは、パッケージ内に配設された出力整合回路を備えることができる。例えば、出力整合回路は、半導体基板上に実装することができる。
いくつかの実現形態では、本開示は、プリント回路ボードと、プリント回路ボード上に電力増幅器構成として搭載された複数のパッケージ化半導体チップと、を備える電力増幅器に関する。複数のパッケージ化半導体チップのそれぞれは、半導体基板と、半導体基板上に実装された無線周波数入力コンタクトパッドと、半導体基板上に実装された無線周波数出力コンタクトパッドと、半導体基板上に実装された第１の直流（ＤＣ）コンタクトパッド及び第２の直流（ＤＣ）コンタクトパッドと、半導体基板上に実装されており、第１のＤＣコンタクトパッドを第２のＤＣコンタクトパッド及び入力コンタクトパッドに電気的に接続させる入力バイアス結合経路と、半導体基板上に実装されており、入力コンタクトパッドに接続された入力端を有する１つ以上のトランジスタと、入力コンタクトパッドに電気的に接続された１つ以上の無線周波数入力ピン、出力コンタクトパッドに電気的に接続された１つ以上の無線周波数出力ピン、並びに第１のＤＣコンタクトパッド及び第２のＤＣコンタクトパッドにそれぞれ電気的に接続された第１の入力バイアスピン及び第２の入力バイアスピン、を備えるリードフレームと、半導体基板及びリードフレームを少なくとも部分的に収容する表面実装パッケージングと、を備える。
いくつかの実施形態では、複数のパッケージ化半導体チップは、同一である。複数のパッケージ化半導体チップは、並列パッケージ化半導体チップの第１のセットと、並列パッケージ化半導体チップの第２のセットと、を備えてもよく、並列パッケージ化半導体チップの第１のセットのそれぞれは、並列パッケージ化半導体チップの第２のセットのうちの少なくとも１つと直列に接続されている。いくつかの実施形態では、電力増幅器は、プリント回路ボード上に実装されており、複数のパッケージ化半導体チップの寄生要素と組み合わされて、複数のパッケージ化半導体チップに対して、高周波動作のためのインピーダンス整合を提供するように構成された整合回路を更に備える。例えば、高周波動作は、Ｋａ周波数帯域に対応してもよい。
いくつかの実現形態では、本開示は、電力増幅器の製造方法に関する。本方法は、複数のパッケージ化半導体チップを準備する工程を含み、複数のパッケージ化半導体チップはそれぞれ、対応するパッケージ化半導体チップの第１の直流（ＤＣ）コンタクトパッド、第２のＤＣコンタクトパッド、及び入力端子を電気的に接続する対応の内部バイアス結合経路を含む。本方法は、第１の回路ボードを準備する工程と、複数のパッケージ化半導体チップの第１のサブセットに接続するために、第１の回路ボード内に第１の電気的接続部を形成する工程と、複数のパッケージ化半導体チップの第１のサブセットを、第１の回路ボード上に第１の多段電力増幅器構成として表面実装する工程と、を更に含む。第１の電気的接続部は、複数のパッケージ化半導体チップの第１のサブセットのうちの少なくとも２つの間に並列デイジーチェーン接続部を備える。
本方法は、複数のパッケージ化半導体チップの第１のサブセットを表面実装する工程の後に、第２の回路ボードを準備する工程と、複数のパッケージ化半導体チップの第２のサブセットに接続するために、第２の回路ボード内に第２の電気的接続部を形成する工程と、複数のパッケージ化半導体チップの第２のサブセットを、第２の回路ボード上に、第１の多段電力増幅器構成よりも多数の増幅器段を有する第２の多段電力増幅器構成として表面実装する工程と、を更に含んでもよく、第２の電気的接続部は、複数のパッケージ化半導体チップの第２のサブセットのうちの少なくとも２つの間に並列デイジーチェーン接続部を備える。
本方法は、高動作周波数において、複数のパッケージ化半導体チップの第１のサブセットの寄生要素に基づき、複数のパッケージ化半導体チップの第１のサブセットに対するバイアス値を決定する工程を更に含んでもよい。いくつかの実施形態では、本方法は、複数のパッケージ化半導体チップを準備する工程の後に、複数のパッケージ化半導体チップのうちで、並列に接続する複数のパッケージ化半導体チップの数を決定する工程を更に含む。いくつかの実施形態では、本方法は、複数のパッケージ化半導体チップを準備する工程の後に、複数のパッケージ化半導体チップのうちで、直列に接続する複数のパッケージ化半導体チップの数を決定する工程を更に含む。
本開示を要約する目的で、特定の態様、利点、及び新規な特徴が本明細書に記載されている。そのような利点の全てが、必ずしも任意の特定の実施形態に従って達成される可能性があるわけではないことを理解されたい。したがって、開示される実施形態は、本明細書で教示されるような利点又は利点の群を、本明細書で教示又は示唆される場合がある他の利点を必ずしも達成することなく、達成又は最適化する形態で実施されてもよい。
様々な実施形態が、例示を目的として添付の図面に示されており、決して本開示の範囲を限定するものとして解釈されるべきではない。加えて、開示された異なる実施形態の様々な特徴を組み合わせて、本開示の一部である追加の実施形態を形成することができる。
１つ以上の実施形態による、能動型電力増幅器デバイスの平面図である。
１つ以上の実施形態による、モジュール化高電力増幅器アーキテクチャにおいて使用するパッケージ化半導体チップである。
本開示の１つ以上の実施形態による、別個のパッケージ化半導体チップを利用した例示的な電力増幅器アーキテクチャである。
いくつかの実施形態による、様々な電力レベルを有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップである。 いくつかの実施形態による、様々な電力レベルを有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップである。 いくつかの実施形態による、様々な電力レベルを有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップである。
いくつかの実施形態による、様々な利得特性を有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップである。 いくつかの実施形態による、様々な利得特性を有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップである。 いくつかの実施形態による、様々な利得特性を有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップである。
１つ以上の実施形態による、半導体ダイと、チップパッケージングに関連するリードフレームとの間のインターフェースの上面図である。 １つ以上の実施形態による、半導体ダイと、チップパッケージングに関連するリードフレームとの間のインターフェースの側面図である。
１つ以上の実施形態による、電力増幅器アーキテクチャである。
１つ以上の実施形態による、モジュール化高電力増幅器のためのパッケージ化半導体チップの平面図である。
１つ以上の実施形態による、モジュール化直交スイッチングデバイスのアーキテクチャである。
１つ以上の実施形態による、モジュール化増幅器アーキテクチャである。
１つ以上の実施形態による、単一のパッケージ内に別々の増幅器及び整合ダイを含むパッケージ化半導体チップである。
１つ以上の実施形態による、半導体ダイ間のインターフェースの上面図である。 １つ以上の実施形態による、半導体ダイ間のインターフェースの側面図である。
１つ以上の実施形態による、オンチップ整合及びオフチップ整合の両方を有するパッケージ化半導体チップである。
実施形態による、モジュール化高電力増幅器アーキテクチャにおけるパッケージ化増幅器チップ間のオンボード整合である。
１つ以上の実施形態による、単段電力増幅器ダイである。
１つ以上の実施形態による、単段電力増幅器ダイである。
１つ以上の実施形態による、増幅器アーキテクチャである。
１つ以上の実施形態による、単一のノーリードパッケージ内にあるパッケージ化２段増幅器ダイである。
いくつかの実施形態による、モジュール化パッケージ化半導体チップを組み込んでもよい例示的な増幅器アーキテクチャである。 いくつかの実施形態による、モジュール化パッケージ化半導体チップを組み込んでもよい例示的な増幅器アーキテクチャである。 いくつかの実施形態による、モジュール化パッケージ化半導体チップを組み込んでもよい例示的な増幅器アーキテクチャである。
本明細書で提供される見出しは、単に便宜上のものであり、特許請求された発明の範囲又は意味に必ずしも影響を与えない。
特定の実現形態では、本開示は、高電力増幅器アーキテクチャを含むモジュール化電力増幅器アーキテクチャを実現するためのシステム、デバイス、及び方法に関する。本開示による電力増幅器モジュール化は、電力増幅器アーキテクチャを単一の大型ＧａＮダイ上に実装する代わりに、比較的安価な基板（例えば、プリント回路ボード（ＰＣＢ））上のクワッドフラットノーリード（ＱＦＮ）パッケージ内で比較的小型の窒化ガリウム（ＧａＮ）ダイを組み合わせることを伴ってもよい。
マイクロ波周波数で動作するように構成された高電力増幅器の必要性は、比較的高電力の信号を無線周波数（例えば、Ｋａ帯域を含むマイクロ波周波数）で供給することのできる、半導体基板上に実装されたトランジスタ増幅器の開発につながっている。本開示との関連において、用語「高電力」は、約１０Ｗ（又は４０ｄＢｍ）の出力電力を超える電力レベルを指すために使用される。用語「高周波数」は、本明細書では、約１０ギガヘルツ（ＧＨｚ）を超える周波数を指すために使用される。このようなデバイスは、ヒ化ガリウム（ＧａＡｓ）、又は比較的より高価な半導体である窒化ガリウム（ＧａＮ）により構成される基板を備えてもよい。
ＧａＡｓ及びＧａＮは、ＩＩＩ−Ｖ族化合物半導体である。ＧａＡｓ及びＧａＮは、ケイ素と比較して電子移動度が比較的高いという特性に起因して、無線周波数（例えば、マイクロ波）用途に好適である。本明細書で開示される電力増幅器及び他の回路の実施形態は、バイポーラ接合トランジスタ（ＢＪＴ）、電界効果トランジスタ（ＦＥＴ）、並びに他の種類のトランジスタ及び固体デバイスを含むがこれらに限定されない任意の好適な又は望ましい種類のトランジスタデバイスを備えてもよい。例えば、本開示の実施形態によるＦＥＴは、エンハンスメントモードの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、又は任意の他の種類のＦＥＴを備えてもよい。本開示の態様に従って実装してもよい追加のトランジスタの種類としては、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、横方向拡散ＭＯＳ（ＬＤＭＯＳ）、及び他の好適な又は望ましいトランジスタが挙げられる。
ＧａＡｓ電力増幅器は、一般に、高電力用途には適しない。例えば、ＧａＡｓデバイスの上限は、ＧａＮなどの特定の他の半導体技術の高電圧、高電流、及び高い熱レベルに耐える能力が欠如しているので、一般に最大約５Ｗであると見なされる。当然ながら、十分な数のＧａＡｓデバイスをプッシュプル又は並列又は組合せで組み合わせることによって、より高い電力での動作を達成することができる。しかし、より単純かつ／又はより小型の設計が望まれる場合、ＧａＮなどの他の技術が好ましい場合がある。
電力増幅器技術における、より最近の開発により、高電力、高周波（例えば、マイクロ波）増幅器基板としてＧａＮダイの使用が増加してきた。例えば、ＧａＮ電力増幅器は、衛星通信、レーダー、及び他の高周波用途を含む、特定のマイクロ波及びミリ波電子機器用に好適である。一般に、ＧａＡｓ及び特定の他の技術と比較して、特定のＧａＮデバイスは電力密度が比較的に高く、及び／又は比較的小型のパッケージから熱を放散することができるので、ＧａＮデバイスは、高電力用途にとって好適な又は望ましい選択になる。例えば、ＧａＡｓが１．５Ｗ／ｍｍ未満の基本電力密度を有する一方で、ＧａＮは、約３〜７Ｗ／ｍｍの範囲の電力密度を有する。更には、上記で参照したように、ＧａＮは、比較的高い電子移動度を有し、それにより、上方ギガヘルツ範囲（例えば、最大２００ＧＨｚ以上）に至るまで信号を増幅することができ、かつ一般に、比較的高い絶縁破壊電圧レベル（例えば、最大８０Ｖ又はそれ以上）にて、そのような範囲で動作することができる。個々のＧａＮ増幅器は、数十ワットの電力レベルを達成することができる。更には、特定の並列、プッシュプル、及び／又はドハティ構成では、数百〜数千ワットの電力レベルが可能である。上で概説した全ての理由によって、特定の衛星用途、特に比較的低電力の衛星用途においては、ＧａＮ増幅器が進行波管（ＴＷＴ）増幅器よりも好ましい場合がある。
本明細書で開示される特定の実施形態は、Ｋａ帯域で動作するように構成された高電力増幅器アーキテクチャに関し、Ｋａ帯域は、２６．５〜４０ギガヘルツ（ＧＨｚ）の電磁スペクトルのマイクロ波範囲の一部分に対応し、これは１センチメートルをわずかに超える波長から、約７．５ミリメートルまでの波長に対応する。Ｋａ帯域（例えば、３０／２０ＧＨｚ帯域）は、衛星アップリンク及び／又は他の衛星用途に好適な周波数帯域である。衛星通信では、Ｋａ帯域は、より広い帯域幅での通信を可能にする。しかし、Ｋａ帯域は、いくつかの低周波帯域よりも降雨減衰の影響を受けやすい。
上述した窒化ガリウム（ＧａＮ）の様々な特性に基づいて、ＧａＮダイを使用する高電力用途に対して単一ダイ電力増幅器アーキテクチャを実現することができる。図１は、ＧａＮダイ１１０上に実装された能動電力増幅器デバイス１００の平面図である。図１の電力増幅器１００は、高電力の高周波電力増幅器であってもよい。更には、増幅器１００は、図示したように多段電力増幅器であってもよい。
図１は、第２段１０２に直列に接続された第１段１０１を備える２段電力増幅器としての電力増幅器１００を示す。増幅器１００の第１段１０１は、並列に接続された４個の増幅器トランジスタ１１５を含むものとして例示され、第２段１０２は、並列に接続された１６個の増幅器トランジスタ（一括して１１６として識別される）を含む。このような増幅器アーキテクチャ／構成は、Ｋａ帯域動作などの高周波動作に好適である。能動デバイスと、デバイス１００の様々な端子との間の接続は、導電性トレース１１７のレイアウトを使用して達成される。トレースネットワークは、電力合成機能、並びにインピーダンス整合特性を提供する役割を担ってもよい。それぞれの導電性トレースのインピーダンスは、少なくとも部分的に導電性トレースの幅によって決定さる。
図１のＧａＮ増幅器デバイス１００に関して、いくつかの実施形態では、能動型ＧａＮデバイス１１５、１１６は、ダイ１１０の領域全体のわずか１０％以下を占める場合がある。ダイ１１０の面積の残りは、１つ以上の抵抗、インダクタ、コンデンサ、コンバイナ、バイアス供給部、無線周波数チョークなどを含む特定の受動回路によって少なくとも部分的に占有してもよい。受動回路は、能動デバイスからのインピーダンスに整合させるための、電力合成接続部及びインピーダンス整合機構を含むことができる。すなわち、受動回路／接続部は、有利には、増幅器１００のインターフェースに５０オームのインピーダンスを提供するための整合するインピーダンスを提供して、能動デバイスが効率的に動作することを可能する。例えば、増幅器の入力側１０３において、受動回路／接続部は、図示するように、入力信号を分配し、更に、能動デバイス１１５の入力に整合インピーダンスを提供するために用いることができる。
欠点と見なしてもよいＧａＮの一態様は、バルクＣＭＯＳ又はＧａＡｓなどの特定の他の半導体技術と比較して比較的高いその材料及び処理加工のコストである。更には、図１に示すようなシングルチップＧａＮ高電力増幅器は、熱的な問題に対して困難を呈する場合がある。例えば、ＧａＮ高電力増幅器は、相当量の熱を発生する可能性があり、電力増幅器アーキテクチャ全体が単一のＧａＮダイ上に形成される場合、比較的小さな空間／構造から相当量の熱を除去することが必要となる恐れがある。更には、より高い周波数で望ましい性能を提供するために、増幅器１００の能動デバイス１１５、１１６を、ＧａＮ又は他の比較的高価な基板上に実装することが有利な場合があるが、増幅器１００の受動回路は、高価な基板上に実装しても、同程度の便益を受けない場合がある。すなわち、いくつかの実現形態では、たとえ高周波用途であっても、受動回路を、比較的安価なダイ（例えば、ＧａＡｓ又はプリント回路ボード（ＰＣＢ））上に実装することが好適なことがある。
本開示のいくつかの実現形態、実施形態では、図１に示す比較的高価でかつ冷却が困難なシングルダイ増幅器ソリューションの代替が提供される。この代替は、モジュール化電力増幅器アーキテクチャにおいて比較的小型のＧａＮ（又は他の基板）ダイを含む表面実装デバイス又はパッケージの比較的小さい部分から高電力ＧａＮ（又は他の基板）増幅器を構成することによって実現される。パッケージ化半導体チップが、より大型の電力増幅器システム／アーキテクチャのビルディングブロックとして機能するように、このような小型の別個のパッケージを、ＰＣＢ又はシリコンなどの比較的安価な媒体上で組み合わせて、搭載することができる。このような実施形態は、所望の利得及び電力レベルを、大幅なコスト低減を伴って達成するように構成された高電力増幅器システムの形成を可能にする。この手法により、いくつかの実施形態では、出力電力レベルを犠牲にすることなく、ＧａＮ（又は他の基板）チップ領域の５０％以上の低減を達成することができる。本開示によるモジュール化高電力増幅器アーキテクチャは、高電力能力に関してＧａＮの利点を活用できるが、典型的には、より大型のＧａＮチップ／ダイに関連するコストを回避する。以下の開示では、便宜上及び簡略化のために、ＧａＮ基板として特定の半導体基板要素について説明する。しかし、本明細書におけるＧａＮに対するいかなる参照も、ＧａＡｓと比較して、比較的高い電力密度、電子移動度、及び／又は放熱特性を有する任意の他の種類の半導体基板に適用可能であると理解すべきであり、これには、リン化インジウム（ＩｎＰ）、ヒ化インジウムガリウム（ＩｎｘＧａｙＡｓ）、炭化ケイ素（ＳｉＣ）、工業グレードダイヤモンド、ガラス、グラフェンなどが挙げられるが、これらに限定されない。
図１のシングルチップ高電力増幅器ソリューションを分割して、複数のより小型のパッケージ化半導体チップを使用したモジュール化高電力増幅器システムにすることもまた、熱的な利点を提供することができる。例えば、ＧａＮ高電力増幅器のシングルチップの実施形態では、いくつかのソリューションでは、チップ内に相当量の熱が発生する可能性がある。更には、熱伝達は、典型的には、ダイの裏面でのみ行うことができる。比較的小型の別個のパッケージ化半導体チップを使用することにより、発生した熱の総量を、より広い面積にわたって分散することができる。加えて、特定の表面実装パッケージ（例えば、ＱＦＮ）が使用される場合は、熱伝達メカニズムをパッケージの上部及び底部の両方に適用して、熱を除去することを更に手助けすることができる。これらの熱的な利点は、より高い性能及び／又はより長い期待製品寿命につながる可能性がある。
上述のコスト及び熱に基づく利点に加えて、本明細書に開示されるようなモジュール化電力増幅器アーキテクチャを使用して、さらなる利点を達成することができる。例えば、実験室試験環境においては、増幅器デバイスの再利用を、高電力増幅器システム内の表面実装パッケージ化半導体チップ上で、例えば、欠陥チップ又は部品を交換することなどによって実施することができる。また、再設計は、パッケージ化半導体チップを組み合わせたボードの再設計しか伴わない場合があり、これは、一般に、単一のより大型のＧａＮチップの再設計と比較して、より短い再設計サイクルが可能であり、及び／又は製造コストをより低くする。
本開示の実施形態によるモジュール化電力増幅器システムにおいてビルディングブロックとして使用するためのパッケージ化半導体チップは、ノーリードパッケージなどの表面実装パッケージングを備えてもよく、これは、単一の比較的小型のＧａＮダイを含んでもよい。本開示の実施形態に関連して使用することのできるパッケージの種類の一例は、上記で引用されたようなクワッドフラットノーリードパッケージ（ＱＦＮ）であり、これは、貫通孔を必要とせずに回路ダイをプリント回路ボード（ＰＣＢ）又は他の基板に接続する表面実装パッケージである。ＱＦＮパッケージは一般にプラスチック封入され、実質的に平坦な導電性（例えば、銅）リードフレームを備える。いくつかの実施形態では、パッケージの底部にある周辺ピンが、ＰＣＢへの電気的接続部を提供する。いくつかの実施形態では、ＱＦＮパッケージは、その下面に、チップからＰＣＢ内への熱伝達を改善するために、露出した熱パッド又はパドルを含む。熱伝達は、熱パッド／パドル内の金属ビアによって更に促進にすることができる。本開示の実施形態によるパッケージ化半導体チップは、信号ビアを有する裏面パターン形成ダイ、ＱＦＮ内に実装したフリップチップ、ＱＦＮ内のワイヤボンディングダイ、ウェハレベルファンアウトパッケージ、及び／又は他のパッケージングを含んでもよい。特定の実施形態が、ＱＦＮパッケージとの関連において本明細書に開示されているが、本明細書に開示される原理は、その他のあらゆる種類のパッケージに適用可能であることを理解されたい。
上記で引用されたように、高コスト基板プロセス（例えば、ＧａＮ）に関連するコストは、このようなダイの領域のかなりの部分を、高コスト基板の特性から十分な利益を受けない受動回路（例えば、整合回路）のために利用することによって悪化する可能性がある。例えば、ＧａＮ高電力増幅器の特定の実現形態では、ダイ領域の大部分を、インピーダンス整合、電力分配、及び／又は電力合成に使用される受動回路に利用している。本明細書で開示した実施形態は、高コストダイ領域の比較的大きい割合を、増幅器トランジスタ（例えば、ＦＥＴ）などの能動デバイスのために利用することによって、より費用効果が高い電力増幅器及び他のデバイスを提供する。そうしない場合にはより大型になる増幅器チップを、モジュール化されたより小型のチップに分割し、関連する電力分配回路、電力合成回路、及び／又はインピーダンス整合回路の少なくとも一部を実装することによって、電力増幅器の生産に関連するコストを大幅に低減させることができる。
図２は、本開示の１つ以上の実施形態による、半導体基板２１０（例えば、窒化ガリウム（ＧａＮ））を含むモジュール化高電力増幅器アーキテクチャで使用するためのパッケージ化半導体チップ２００を示す。例示を目的として、パッケージ化チップ２００は、以下ではＱＦＮチップと記載される。上述のように、表面実装パッケージは、オーバーモールドハウジング２３０に固定されたリードフレームを備えることができる。いくつかの実施形態では、リードフレームは、厚さが約８〜１０ｍｍであり、銅又は他の金属を含む。リードフレームは、エッチング又は打ち抜くことができ、複数のピン及び／又は接地基準パッド／層を形成する。図２は、一例としてワイヤボンディングＱＦＮパッケージを示すが、本明細書で開示される原理は、他の種類の比較的小型の表面実装デバイス及びパッケージに適用可能であることを理解されたい。
いくつかの実施形態では、チップ２００は、半導体基板２１０の入力パッド２１２にワイヤボンディングされた１つ以上の入力ピン２３１を備える。図２で図示される実施形態のパッケージ化チップ２００は、単一の増幅器段を備える。単一の増幅器段が半導体基板２１０上に実装されて図示されているが、いくつかの実施形態では、パッケージ化チップ２００は、２つの増幅器段を備えてもよいことを理解されたい。
半導体基板２１０は、有利には、ＦＥＴ、ＢＪＴ、又は他の能動デバイス（複数可）などの主に能動増幅器デバイスに利用してもよい。加えて、半導体基板２１０は、半導体基板２１０のための効率的なインターフェースを提供するように設計された所定の受動回路を半導体基板上に埋め込んでいる場合がある。例えば、半導体基板２１０は、部分的な整合を提供するように構成された所定の受動回路を半導体基板２１０上に備えてもよい。いくつかの実施形態では、半導体基板２１０は、ワイヤボンド及びパッケージングが、パッケージの寄生要素を許容することを可能にするように実現可能なインピーダンスを提供するために、部分的なインピーダンス整合を含む。すなわち、チップ２００のパッケージに関連する寄生要素を、チップ２００用のインピーダンス整合設計に組み込んでもよい。いくつかの実施形態では、半導体基板２１０は、入力及び／又は出力バイアス印加信号を供給するために使用されてもよい複数の直流（ＤＣ）コンタクトパッド２１６〜２１９を備える。
半導体基板２１０は、上述したように、ＧａＮ高電力増幅器の特定の他の実現形態と比較して比較的小さくてもよい。図２に示すような比較的小型のダイに関しては、チップ製造プロセスに従ってＧａＮチップをＧａＮウェハから個片化する時に、基板損失を考慮することが望ましい場合がある。例えば、半導体基板２１０を製造する時に、ソーイング／ダイ個片化プロセスの一部として、半導体基板２１０の周辺部の周りで約１００μｍが失われ、かつ切り取られる場合がある。したがって、半導体基板２１０の面積が小さくなるほど、ソーイング／個片化の結果として半導体基板に関連して消費される領域の割合が大きくなる。したがって、半導体基板（例えば、ＧａＮ）領域のより効率的な使用を達成するために、半導体基板２１０上に２段又は他の多段増幅器設計を含むことが望ましい場合がある。
パッケージ２３０内に単一の半導体基板２１０だけが収容されている場合、パッケージ化チップ２００は、チップ間インターフェースを何ら必要としないことにより、比較的堅牢なインターフェースを提示することができる。ある種の受動回路に対してＧａＮ基板を使用する必要がないので、チップ２００は、有利には、図１の高電力増幅器設計と比較して、最大３０％以上のＧａＮ領域を節約することができる。ノーリード表面実装パッケージを使用することにより、チップ及びボンドワイヤアセンブリではなく表面実装技術リフローアセンブリを使用することができる場合があり、これは、実装をさらに安価にする場合がある。
図２に示し、上述したものと同様の個々のパッケージ化半導体チップは、より大型のモジュール化電力増幅器アーキテクチャにおいてビルディングブロックとして使用してもよい。モジュール化電力増幅器アーキテクチャは、複数の別個の増幅器チップを、プリント回路ボード上で所望の配置／構成で組み合わせることによって構築してもよい。すなわち、複数の同一の又は実質的に同一のパッケージ化半導体チップを、電力増幅器を構築するためのビルディングブロックとして使用してもよく、それぞれの個々のチップは、より大型の電力増幅器アーキテクチャの別個の増幅器ユニットを備える。用語「同一の」は、パッケージ化半導体チップ及び／又はその構成要素（複数可）に関して本明細書で使用する場合、共通のプラン、構成、アーキテクチャ、設計、及び／又は形態に従って製造された様々なデバイス、構成要素、及び／又はシステム全体にわたる製造公差及び変動を考慮することが意図される。したがって、本明細書に記載される「同一の」チップ／構成要素は、製造公差又は予測される分散に起因する可能性がある一定の差異を有してもよい。図３は、本開示の１つ以上の実施形態による電力増幅器アーキテクチャ３００の例を示し、そのモジュール化された個々の増幅器構成要素として、プリント回路ボード（ＰＣＢ）３４０上に別々に搭載されてもよい別個のパッケージ化半導体チップ３５１〜３６４を利用している。
図３に示すようなモジュール化電力増幅器を実装することにより、一定のコスト、柔軟性、及び／又は性能についての便益が達成されてもよい。例えば、いくつかの実現形態では、電力増幅器アーキテクチャを、ＰＣＢ３４０上など、比較的低コストの材料上に少なくとも部分的に実装された受動回路を利用して実現することができる一方で、トランジスタなどの能動増幅デバイスを、個々の増幅器チップ（例えば、３５１〜３６４）内のＧａＮダイなどの比較的高コストの材料上に実装することができる。能動増幅器トランジスタを、モジュール化増幅器チップ内に実装することにより、比較的高コストの材料を含むこのようなチップのより高い歩留まりを実現することができる。更には、増幅器チップビルディングブロックを使用して、より大型の電力増幅器アーキテクチャを構築することにより、電力増幅器設計において、より大きな柔軟性が可能であり、電力増幅器アーキテクチャに対する変更は、ＰＣＢレイアウトを変更することにより実現することができ、それにより追加の半導体製造サイクルが必要ない。
いくつかの実施形態では、個々のパッケージ化半導体チップ３５１〜３６４は、本明細書で詳述されるように、ＱＦＮパッケージを備えてもよい。パッケージ化半導体チップ３５１〜３６４は、ＰＣＢ３４０に搭載してもよい。ＰＣＢ３４０、パッケージ化チップ３５１〜３６４、及び／又はこれらに関連する接続部は、図３の図では必ずしも縮尺どおりに描かれておらず、本明細書に記載される他の図の要素も必ずしも縮尺どおりに描かれていないことを理解されたい。
電力増幅器３００は、図１に示す高電力増幅器１００と比較して、高電力増幅器の代替的な実現形態を表してもよい。図示するように、個々のパッケージ化半導体チップがＰＣＢ３４０上に分散されていることにより、電力増幅器３００の熱プロファイルは、ボード３４０上で比較的拡散することができ、それにより、シングルチップ電力増幅器アーキテクチャと比較して、電力増幅器３００に対して放熱の利点が得られる。例えば、アーキテクチャ３００は、熱的な漏れから被る影響が小さく、シングルチップ電力増幅器ソリューションと比較して、より高い絶縁を有することができる。追加の熱的な利点が所望される場合、個々のモジュール化されたパッケージ化半導体チップを更に拡散するために、比較的大型のボードサイズを実現することができる。しかし、アーキテクチャ３００の熱分離に対するトレードオフは、電力増幅器３００が、同等のシングルチップ電力増幅器ソリューションよりも比較的大きなフットプリントを有することである。個々のパッケージ化チップを離間することによって提供される熱絶縁に加えて、このようなチップパッケージングがＱＦＮパッケージングである場合、ＧａＮ基板は、パッケージのシャーシ／ハウジングに接続された金属パドル上に位置する場合があり、これは更に放熱に役立つことがある。
図３に示す電力増幅器３００は、３段電力増幅器である。しかし、本明細書に開示される原理は、任意の数の段を有する任意の種類の電力増幅器アーキテクチャに適用可能であることを理解されたい。３段シングルチップ電力増幅器アーキテクチャと比較して、電力増幅器３００は、ＧａＮ基板の総面積の、より小さい面積を利用しながら、同等の性能を提供するように構成することができる。したがって、電力増幅器３００は、特定のシングルチップ電力増幅器と比較して、より低いコストで製造可能である。更には、個々のパッケージ化チップ３５１〜３６４のそれぞれは、シングルチップ増幅器よりも比較的複雑でない（例えば、より少ない能動デバイス及び／又は他の構成要素を含む）場合があるので、ロールド歩留まり（rolled-yield）効果に少なくとも部分的に起因して、より高い歩留まりを実現することができる。例えば、より小型の、複雑ではない所与のモジュール化されたパッケージ化半導体チップは、デバイス／構成要素の欠陥によって影響される確率が低く、それにより、より高い歩留まりがもたらされる。更には、個々のモジュール化されたチップのパッケージングは、シングルチップ高電力増幅器のパッケージングと比較して比較的安価にすることができる。例えば、チップのパッケージングは、本明細書に記載されるような、フラットノーリードパッケージ（例えば、ＱＦＮ）などの比較的安価な表面実装パッケージングであってもよい。
図３に示すソリューションは、比較的柔軟な電力増幅器設計を提供することができる。例えば、多段シングルチップ電力増幅器チップを製造又は生産するための製造サイクルは、比較的長い場合があり（例えば、６か月に達するか又はそれ以上）、電力増幅器が、図３に示すようにモジュール化されたパッケージ化チップから構築される場合は、段数及び／又は並列増幅器ユニット数に関して電力増幅器アーキテクチャに修正形態を実現するのに、ＰＣＢを修正するだけでよい場合がある。一般に、ＰＣＢ修正は、ウェハ製造サイクルよりも短い時間枠で実現可能である。
アーキテクチャ３００は、有利には、１つ以上の無線周波数遮蔽構造体を有してよく、例えば、デバイス３００の上部及び／又は底部に１つ以上の蓋を有してもよい。更には、システム３００は、ＳＭＡコネクタ及び／又は導波管変換器などの、他のシステムに対する１つ以上のインターフェースを含んでもよい。電力増幅器３００のパッケージ化半導体チップ３５１〜３６４は、本明細書ではＧａＮ増幅器チップとして説明されているが、他の半導体プロセスを利用してもよいことを理解されたい。例えば、ＧａＡｓベースの増幅器チップは、上述のように、より大きな熱絶縁を提供する目的で、図３に示すものと同様のモジュール化電力増幅器アーキテクチャで使用してもよい。しかし、このようなＧａＡｓベースの増幅器チップは、所定の高周波高電力用途には好適ではない恐れがある。他方では、ＧａＮベースのチップに関しては、インピーダンスが比較的大きい場合があり、それにより、ＧａＮチップ自体に極めて大型のインピーダンス整合回路を実装する必要がない。すなわち、本開示によるＧａＮ増幅器チップは、比較的高い電力密度及び高電圧／インピーダンス動作特性を有してもよい。
いくつかの実施形態では、システム３００の個々のパッケージ化半導体チップは、必要な若しくは望ましい、入力整合回路及び／又は出力整合回路の一部を含むか若しくはその一部のみを備えることができ、又はパッケージ内に入力整合回路若しくは出力整合回路が含まれなくてもよく、若しくは実装されなくてもよい。このような実施形態では、任意の追加の電力分配／合成回路、及び／又はインピーダンス整合回路は、ＰＣＢ３４０上などの比較的安価な媒体上に実装することができる。更には、モジュール化されたパッケージ化半導体チップが表面実装アセンブリを使用して搭載される試験中において、問題に遭遇した時に、高電力増幅器システムを修理又は再生することができる。例えば、ＰＣＢ上にモジュール化高電力増幅器が実装された場合、単一のチップにおいてエラー／欠陥に遭遇した場合は、ボード上の欠陥チップを交換することによって、ボードを再利用することができる。
本明細書で詳述されるように、モジュール化されたパッケージ化半導体チップは、高電力増幅器を構築するためのビルディングブロックとして使用してもよい。このようなチップは、チップの電力処理能力の量を決定するために並列にカスケード接続してもよい。すなわち、様々な電力レベルを有する増幅器が、様々な数のチップを並列に接続する様々なボード設計に従って搭載かつ配置されたモジュール化されたパッケージ化増幅器チップを使用して構築することができる。一般に、回路ボード設計サイクルは、半導体ウェハ／チップ設計サイクルよりも安価である、かつ／又は時間を要しない場合がある。本開示の実施形態に従って、個々のパッケージ化半導体チップを利用するモジュール化された電力増幅器アーキテクチャを設計かつ／又は製造する場合、パッケージ化半導体チップが並列にカスケード接続し、それにより電力レベルのスケーラビリティを提供してもよい。パッケージ化半導体チップを、更に直列にカスケード接続し、それにより利得レベルのスケーラビリティを提供してもよい。
図４Ａ〜図４Ｃは、様々な電力レベルを有する様々な増幅器アーキテクチャ内に搭載かつ配置されたパッケージ化半導体チップ（例えば、４０１）を示す。例えば、図４Ａの電力増幅器４００Ａは、電力増幅器４００Ａよりも多数が並列に配置かつ接続されたモジュール化増幅器チップを含む図４Ｂの電力増幅器４００Ｂと比較して、比較的低い電力動作が可能である。電力増幅器４００Ｃは、回路ボード上に並列に配置された更に多くのチップを含み、したがって、図４Ｂの電力増幅器４００Ｂよりも更に大きな電力処理動作を提供する。
並列にカスケード接続ができる機能に加えて、いくつかの実施形態では、パッケージ化半導体チップを直列にカスケード接続して、所望の利得レベルを有する電力増幅器を作製することができる。図５Ａ〜図５Ｃは、様々な利得特性を有する様々な増幅器アーキテクチャに搭載及び配置されたパッケージ化半導体チップ（例えば、５０１）を示す。例えば、図５Ａの電力増幅器５００Ａは、直列にカスケード接続された増幅器段を電力増幅器５００Ａよりも多く含む図５Ｂの電力増幅器５００Ｂと比較して、比較的低い利得を提供してもよい。図５Ｃの電力増幅器５００Ｃは、直列にカスケード接続された増幅器の段を、電力増幅器５００Ｂよりも更に多く含み、したがって、図５Ｂの電力増幅器５００Ｂよりも更に大きい利得を提供する。
図６Ａ及び図６Ｂは、それぞれ、半導体ダイ６１０（例えば、ＧａＮ）と、チップパッケージングに関連するリードフレーム６３２との間のインターフェース６０１の上面図及び側面図を示す。いくつかの実施形態では、本開示によるパッケージ化半導体チップは、その入力及び／又は出力接続部において、例示されるインターフェース６０１の１つ以上の特徴を有してもよい。いくつかの実施形態では、図６Ａ及び図６Ｂの境界部６０１による入力又は出力インターフェースは、受動整合回路の一部を形成して、パッケージ化半導体チップ及び／又はその１つ以上の構成要素に対して望ましい入力及び／又は出力インピーダンス整合特性を提供することができる。例えば、半導体チップインターフェース及びパッケージングは、それと関連付けられた、高周波動作における一定の寄生要素を有する場合がある。例えば、半導体ダイ６１０をリードフレーム６３２に接続するボンドワイヤ６３６からの寄生インダクタンスは、寄生インダクタンスを呈してもよい。パッケージング自体及び／又はパッケージのフットプリントに関連するシャント静電容量及び／又は他の寄生成分の形態で、追加の寄生要素が存在してもよい。本開示の実施形態は、有利には、半導体ダイ６１０上での部分的なインピーダンス整合のみを含んでもよいか、又はインピーダンス整合を全く含まなくてもよい。いくつかのパッケージング及び／又は回路のソリューションは、寄生要素の影響を最小限に抑えるために追加の整合回路を組み込むことを伴ってもよいが、本開示の実施形態は、有利には、パッケージング及び／又はインターフェース（複数可）の寄生要素を、チップ／パッケージの入力及び／又は出力整合構造の一部として組み込むことができる。例えば、リードフレーム６３２、リードフレーム６３２と回路ボード６４０との間のインターフェース、並びに増幅器ダイ６１０とリードフレーム６３２との間のインターフェースを、受動整合回路として使用して、増幅器ダイのサイズ及び／又は回路損失を少なくとも部分的に低減させることができる。
図６Ａ及び図６Ｂは、プリント回路ボード６４０上に搭載された半導体チップパッケージングを示す。パッケージングは、回路ボード６４０の上面上に載置してもよい金属層６０７上に少なくとも部分的に配設されたリードフレーム６３２を含む。金属層６０７は、熱を放散させる、かつ／又はパッケージングのための接地機能を提供する手助けをすることができる。いくつかの実施形態では、図６Ａ及び図６Ｂに示す構成要素の少なくともいくつかは、構成要素（複数可）を収容するように構成かつ／又は設計されたプラスチック又は他の少なくとも部分的に剛性の材料に少なくとも部分的に封入してもよい。回路ボード６４０は、その内部に１つ以上の導電ビア６４５を有してもよい。ダイコンタクト構成要素６１１は、ダイ６１０をワイヤボンド６３６に電気的に接続させてもよい。ダイコンタクト構成要素６１１は、金属又は他の導電性材料を含んでもよい。
一般に、高周波数（例えば、Ｋａ帯域）においてノーリード表面実装パッケージ（例えば、ＱＦＮ）を利用することは、難題を提起する場合がある。したがって、パッケージ化半導体チップの特定の実施形態は、若干量の整合回路を内部半導体ダイ（例えば、ＧａＮ）上に組み込んでもよく、並びに、若干量の整合回路をパッケージが搭載されるプリント回路ボード上に実装してもよく、これは比較的安価な場合がある。いくつかの実施形態では、半導体チップインターフェースは、所望の整合機能を提供するように設計された複数のワイヤボンド６３６を備えてもよい。例えば、半導体ダイ６１０／ダイコンタクト６１１とリードフレーム６３２との間の単一のインターフェース６１０は、図示するように、４つ以上のワイヤボンド６３６を利用してもよい。いくつかの実施形態では、ダイコンタクト６１１をリードフレーム６３２に接続させるために、３つのワイヤボンドが実装される。図６Ａ及び図６Ｂの実施形態では、２つのリード６３２ａ、６３０２ｂは、それぞれ対応して、複数のボンドワイヤ６３６ａ、６３６ａにそれぞれ接続されている。このような追加のリード及び／又はワイヤボンドは、比較的高い周波数において標準のノーリードパッケージングを使用することの困難を克服する役割を担ってもよい。一般に、高周波では、特定の表面実装ノーリードパッケージを使用することは、そのようなパッケージングに関連する寄生成分に起因して非現実的である場合がある。
別個のパッケージ化半導体チップを使用してモジュール化高電力増幅器アーキテクチャを実現することは、本明細書に記載されるように、一定の課題を提示する場合がある。例えば、個々のパッケージ化半導体チップを、所望の利得を提供するために直列にカスケード接続する、かつ／又は所望の電力レベルを提供するために並列にカスケード接続することを可能にする好適な又は望ましい形態で、入力端（例えば、ゲート）及び／又は出力端（例えば、ドレイン）へのバイアス供給を構成することが必要であるか又は望ましい場合がある。パッケージ化半導体チップのリードフレーム及び増幅器ダイは、パッケージ化半導体チップが典型的な電力分配／合成ネットワーク内に比較的容易に配置することができるように、入力／ゲートバイアス接続をデイジーチェーン方式で接続するように構成することができる。
いくつかの実施形態では、本開示の増幅器アーキテクチャは、図７の増幅器アーキテクチャ７００の例に示すように、並列のチップに相互接続するように構成されたバイアス供給ネットワークを介して入力／ゲートバイアス電圧が印加されるように構成される。いくつかの実施形態では、外部バイパスが必要ないように、個々のパッケージ化半導体チップの半導体ダイ上に安定化回路が含まれる。
図７の増幅器アーキテクチャ７００では、パッケージ化半導体チップ７３０、７３１のそれぞれが、ＱＦＮパッケージ内に収容された比較的小型の半導体（例えば、ＧａＮ）ダイを備えてもよい。チップ７３０は、図７に示すように、本開示の１つ以上の実施形態では、プリント回路ボード（ＰＣＢ）７４０上に別々に搭載された電力分配及び／又は電力合成ネットワークに配置してもよい。
図７の電力増幅器アーキテクチャ７００は、複数の並列半導体チップ７３１を備える増幅器段７０２を示す。パッケージ７３１のそれぞれの内部の半導体ダイは、有利には、入力バイアス信号が並列チップ７３１全体にわたってデイジーチェーン方式で接続することができるように、入力バイアス（例えば、ゲートバイアス）を、対応するパッケージの一方の側から他方の側に通過させることを支援するように構成してもよい。例えば、パッケージ間接続７４７は、チップパッケージを互いに電気的に接続してもよく、経路７４７上に供給される入力バイアス信号は、並列チップ間を通過してもよい。加えて、パッケージ７３１のそれぞれの内部の半導体ダイは、パッケージの一方の側から他方の側にパッケージを通して入力バイアス信号を供給するための信号ルーティングネットワークを含んでもよい。例えば、図７の向きに関しては、パッケージ７３１の片側は、ページの上部に面してもよい一方で、パッケージ７３１の反対側は、ページの底部に面してもよい。パッケージ間オンボードルーティング７４７をパッケージ内ルーティング７１３と組み合わせて使用して、経路／端子７４１上に供給されるバイアス信号（例えば、入力／ゲートバイアス信号）を、並列パッケージ化半導体チップ７３１の全てに渡してもよい。したがって、入力／ゲートバイアスは、並列接続された増幅器パッケージのためのデイジーチェーン方式で供給してもよい。
増幅器アーキテクチャ７００は、ＰＣＢボード７４０の出力ネットワークなど、１つ以上の出力経路上に出力（例えば、ドレイン）バイアス結合を提供することを更に含んでもよい。例えば、図７に示すアーキテクチャ７００と同様の２段アーキテクチャに関して、ドレインバイアス接続部７４９、７４８は、電力増幅器７００の第１段７０１の出力経路に設けてもよく、一方で、出力バイアス接続部７４４、７４５は、第２段７０１の出力経路に設けてもよい。図７には対称的な出力バイアス接続部が示されているが、いくつかの実施形態では、単一の出力／ドレインバイアス接続部を、それぞれの増幅器段に対して使用してもよく、又は３つ以上の出力バイアス接続を、それぞれの増幅器段に関連付けてもよい。第１段７０１からの出力ネットワークに関して、第１段チップパッケージ７３０のそれぞれからの分岐出力端に確実にバイアス信号が結合されるように、少なくとも２つの出力バイアス接続部を含めることが必要なことがある。追加的に又は代替的に、いくつかの実施形態では、ボード接続部７４６は、段７０１のチップパッケージ７３０のそれぞれの出力分岐を一緒に接続し、それにより出力分岐に共通の出力バイアスを供給することができる。段７０２からのオンボード出力ネットワークに関しては、図示するように、チップパッケージ７３１の出力端と出力接続ネットワークの出力端とが相互に接続されているので、単一の出力バイアス接続部で十分なこともある。例示される対称的な出力バイアス接続部は、望ましい形態で出力電流を管理するために望ましい場合がある。図７は、デイジーチェーン方式で提供される入力バイアス、及び回路ボード７４０上のトレースから提供される出力バイアスを示すが、いくつかの実施形態では、出力バイアス信号を、デイジーチェーン方式で提供してもよい一方で、入力バイアスは、オンボードトレースを使用して提供してもよいことを理解されたい。パッケージ化チップの入力の電流量が、その出力と比較して相対的に小さいことに起因して、出力バイアスとは対照的に、入力バイアスを、デイジーチェーン構成で印加することが望ましい場合がある。
図７のモジュール化されたアーキテクチャを実現するために、上述したように、特定の内部バイアス接続部が、対応するパッケージ化チップの内部ダイ上に必要であるか又は望ましい場合がある。以下に記載されるような内部バイアス接続部を含めることにより、追加の外部接続部が必要でない場合があり、それにより、単純化された電力増幅器設計／構造が可能になる。パッケージ化半導体チップが多段電力増幅器ダイを含む実施形態では、増幅器段の出力／ドレインバイアス端子を、パッケージ化半導体チップ内の半導体ダイ上で一緒にチェーン状に接続することができる。そうすることで、個々の段にドレインバイアス接続部を設ける必要性をなくすことができ、設けた場合には、半導体ダイ領域及び／又はアセンブリ複雑性に関して比較的高価となる可能性がある。
上述したように、図７のモジュール化されたアーキテクチャ７００では、熱絶縁の改善を達成することができる。例えば、単一のパッケージ化半導体チップでは、熱エネルギー／熱は、比較的小さい領域に集中する場合がある。システム７００の能動電力増幅器の機能を大面積にわたって、かつ物理的に分離された複数のチップにわたって分散することにより、システム７００の放熱が、一般に、システム７００のより大きな領域にわたって分散され、それにより性能及び／又は製品寿命が改善する場合がある。いくつかの実施形態では、パッケージ化半導体チップは、パッケージの上部層及び底部層の一方あるいは両方からの、又はパッケージ領域からの熱伝達メカニズムを可能にする。いくつかの実施形態では、パッケージの上部から熱を放散させるために実装される熱伝達メカニズム（複数可）は、システム／デバイス７００の金属蓋（図示せず）に組み込んでもよく、これはシステムからの更なる熱伝達を提供し、電気的／無線周波数遮蔽及び／又は機械的保護として機能することができる。いくつかの実施形態では、システム７００は、システム７００の上部領域及び底部領域の一方又は両方に蓋を含む。そのような蓋（複数可）は、個々のパッケージ及び／又はパッケージ群の間に壁を形成し、それにより電気的絶縁を提供するように設計してもよい。高電力増幅器システム７００の前面蓋（複数可）及び／又は裏面蓋（複数可）は、１つ以上の他のシステムに適切なインターフェースを提供するための機構を含むことができる。例えば、上面蓋は、それと関連付けられた導波管開口部を有してもよく、一方、裏面蓋は、高電力増幅器システム７００を１つ以上の導波路とインターフェースするためのバックショートキャビティ（back-short cavity）を有してもよい。
図８は、本開示の１つ以上の実施形態による、モジュール化高電力増幅器のためのパッケージ化半導体チップ８００の平面図を示す。図８のパッケージ化半導体チップ８００は、複数のピンを含むリードフレームを備え、複数のピンは、ＲＦ入力信号、並びに特定のＤＣバイアス信号を受信するために使用することができる。例えば、リードフレームの第１のパッド８３３は、パッケージ８３０の一方の側８０１にある回路ボード接続部から入力（例えば、ゲート）バイアス信号を受信するために使用してもよく、バイアス信号は、１つ以上のワイヤボンド８３８又は他の種類の電気的接続部を使用して、基板８１０上に形成されたＤＣパッド８１９に接続してもよい。入力バイアスは、ＤＣパッド８１９から並列構成されたトランジスタ８１５の入力端子８１１へ、更に並列構成されたトランジスタ８１５の反対側８０２にあるＤＣパッド８１６へと更にルーティングされてもよい。ＤＣパッド８１６は、１つ以上のワイヤボンド８３９によってリードフレームの別のピン８３７に接続してもよい。ピン８３３及び８３７は、有利には、並列構成されたトランジスタ８１５及び／又はパッケージ８３０の向かい合う側８０１、８０２に配設されたピンであってもよく、それにより、基板８１０上のピン８３３、８３７間のルーティング経路８７３により、入力バイアス信号を、パッケージ化半導体デバイス８００がピン８３３においてその上に搭載される回路ボードから受信し、更に、チップパッケージ８３０の反対側８０２にあるピン８３７にて出力することが可能になる。上述のように、入力／ゲートバイアス入力８３３と出力８３７ピンとを接続する結合経路８７３は、本明細書で詳述されるように、パッケージ化半導体チップ８００での並列デイジーチェーン方式による接続を可能することができる。例えば、本開示の実施形態による２つのパッケージ化半導体チップが並列構成で並置される場合、一方のパッケージの片側の入力／ゲート電圧ピン接続部と、他方のパッケージの反対側の入力／ゲート電圧ピン接続部との間を、ボードを使用せずに単純に接続することにより、入力（又は出力）バイアスのデイジーチェーン方式による接続が可能になり、それにより、チップを並列及び／又は直列にカスケード接続するための多層回路ボードルーティングが不要である。
パッケージ化半導体チップ８００は、有利には、ＲＦ入力パッド８１２と、並列構成されたトランジスタ８１５の入力端子８１１との間にＤＣ遮断回路８７１を備えてもよい。ＤＣ遮断回路８７１は、１つ以上のコンデンサ及び／又は他の受動回路要素を備えてもよい。ＤＣ遮断回路８７１は、基板８１０の入力パッド８１２に存在するあらゆるＤＣ出力バイアス信号を、本開示の実施形態によるモジュール化電力増幅器アーキテクチャの前段に関連する出力バイアス信号から遮断するために用いることができる。したがって、いくつかの実施形態では、基板８１０へのＲＦ入力は、ＤＣ遮断される場合がある一方で、ＲＦ出力は、ＤＣ遮断されず、それにより、出力／ドレインバイアス電圧は、追加のオフチップＤＣ遮断回路を必要とすることなく、回路ボード上に実装されたＲＦ分配器／合成器ネットワーク内に供給することができる。いくつかの実施形態では、出力は、ＤＣ遮断してもよいのに対して、入力は、ＤＣ遮断されない。
いくつかの実施形態では、多段増幅器は、基板８１０上に実装してもよい。ウェハ個片化中の基板損失に起因して、単一段の増幅器のみを有する実施形態と比較して、追加の増幅器段を追加することにより、半導体基板８１０（例えば、ＧａＮダイ）のより効率的な使用をもたらしてもよい。パッケージ化半導体チップ８００は、基板８１０の増幅器段の間に出力バイアス結合８７５を更に備えてもよい。例えば、出力バイアス信号は、リードフレームの出力ピン８３２のうちの１つ以上で受信されてもよい。出力ピン（複数可）８３２は、図示するように、１つ以上のワイヤボンド８３６を使用して、基板８１０の出力パッド８１３に接続してもよい。ボンドワイヤ８３６及び出力ピン（複数可）８３２を介して、出力パッド８１３において受信された出力（例えばドレイン）バイアス信号は、増幅器の第２段８２５の出力端から増幅器の第１段８１５の出力端８２１へと、基板８１０上をルーティングされる（８７５）場合がある。したがって、いくつかの実施形態では、基板８１０上に実装される増幅器の全ての段の出力／ドレインバイアスは、基板８１０上で互いに接続されるか、又はチェーン状に接続される。いくつかの実施形態では、基板８１０は、チップ８００に対して出力整合を提供するための若干量（例えば、最小限の量）の整合回路８８０を備える。最小限の量のオンチップ整合回路８８０を用いて、上述したように、追加の必要な又は所望の整合回路を、パッケージインターフェース寄生要素で実現されてもよく、又はパッケージインターフェース寄生要素を使用して実現してもよい。いくつかの実施形態では、半導体基板８１０は、その上に実装された、反射安定回路及びループ安定回路のうちの一方又は両方を備える。
電力増幅器アーキテクチャが、チップ８００と同様の多数の同一チップを使用して構築される場合があり、増幅器（例えば、ＧａＮ）基板８１０が単一の半導体ダイ上に実装される多段高電力増幅器と比較して比較的小さいので、高電力増幅器に関連する設計努力は、有利には、単一の比較的小型のチップ（例えば、チップ８００）のサイズ及び／又は性能を最適化することに集中することができ、このような最適化によって達成される便益は、高電力増幅器アーキテクチャで利用されるパッケージ化半導体チップの数によって増大される。例えば、高電力増幅器アーキテクチャが１０個の個々のパッケージ化半導体チップを備える場合は、パッケージ化半導体チップ設計に対して一定のコスト節約が達成され、そのような節約は、高電力増幅器システム全体に対して１０倍の節約につながる。更には、チップ８００の大きさが比較的小さいので、増幅器基板８１０の歩留まりは、単一の比較的大型のダイ／基板（例えば、ＧａＮ）上に、より多くの能動デバイスが実装された高電力増幅器アーキテクチャに対するよりも、著しく高くなる可能性がある。
本明細書では、特定のインターフェース技術が記載されているが、本開示による半導体（例えば、ＧａＮ）増幅器ダイを、回路ボード、基板、及び／又はパッケージング材料にインターフェースするために、任意のインターフェース技術を使用してもよいことを理解されたい。そのような代替的なインターフェース技術としては、フリップチップ技術、及び、信号ビアを伴うダイ裏面パターニングが挙げられるが、これらに限定されない。例えば、フリップチップ技術を使用して、増幅器ダイ８１０をノーリードパッケージと、又はプリント回路ボードと、直接インターフェースさせることができる。このような場合、増幅器ダイ８１０から熱が離れるように導くことが比較的困難な場合がある。更には、アセンブリが比較的複雑な場合があり、いくつかの実現形態では、不十分な接地に起因して発振が生じる場合がある。更には、そのようなインターフェース技術が、ダイ／ウェハの厚さに制限を課す場合がある。いくつかの実施形態では、標準的なバンプ技術及び信号ビアを使用して、フリップチップ技術をダイ８１０の裏面に使用してもよい。本明細書ではプリント回路ボードについて記載されているが、標準的なプリント回路ボード以外の材料を使用して、本明細書に記載されたような電力増幅器アーキテクチャに、パッケージ化半導体チップを一緒に組み合わせてもよいことを理解されたい。
いくつかの実施形態では、高電力増幅器システムは、システムの出力端及び／又は入力端においてスイッチング回路を必要とすることなく、直交スイッチングアーキテクチャを利用してスイッチング機能を提供することができる。そのようなスイッチング機能は、増幅器システムの適切な部分をオン又はオフにすることによって実現することができ、それにより、出力損失を低減させる、かつ／又は出力電力及び電力付加効率を増加させることができる。更には、スイッチング回路構成要素の使用を回避することによって、構成要素のコスト、簡潔さ、及び／又は歩留まりに関して追加の節約が達成さてもよい。
図９は、複数のパッケージ化半導体増幅器チップ及び複数の９０°ハイブリッドデバイスを含むモジュール化された直交スイッチングデバイス９００のアーキテクチャを示す。図９に示すようなスイッチは、２つの出力端子９５２、９５３のうちの１つに選択的出力を達成するために適切な位相調整を利用する。例えば、直交スイッチングアーキテクチャ９００は、増幅器９８７及び９８８のグループの状態に依存して右旋円偏波から左旋円偏波に切り替わるように構成してもよい電子極性スイッチとして使用することができる。例えば、増幅器９８７がオン構成にあり、増幅器９８８がオフ構成にある場合、ＲＦ出力信号は、ＲＦ出力ポート９５３に供給してもよく、増幅器９８７がオフ構成にあり、増幅器９８８がオン構成にある場合、ＲＦ出力信号は、ＲＦ出力ポート９５２に供給してもよい。このような機能性を実現するために、９０°ハイブリッドデバイス（例えば、９８３）は、それぞれのＲＦ出力ポートにおける信号電力を合計するように構成することができる。図９のような直交スイッチングアーキテクチャは、比較的高電力用途にとって、損失を低減するために特に望ましい場合があるか、又は適用可能な場合がある。更には、図９に示すようなモジュール化された構成で直交スイッチングアーキテクチャを実現することにより、シングルチップスイッチデバイスと比較して、出力経路間の絶縁を改善することができる。いくつかの実施形態では、ＤＣバイアス信号は、９０°ハイブリッド回路の絶縁ポートを介して回路９００に供給することができる。
アーキテクチャ９００では、パッケージ化半導体増幅器チップ９３０は、有利には、パッケージ化半導体チップ９３０の出力経路にバイアス信号を供給するように構成されたオンボードトレースを使用して、入力／ゲートバイアス接続部及び信号、及び／又は出力／ドレインバイアス接続部及び信号に関して、並列にデイジーチェーン方式で接続することができる。増幅器段９２５などの増幅器段において、出力／ドレインバイアス信号は、端子（複数可）９７５にて供給してもよい。増幅器段９８７、９８８に関して、出力／ドレインバイアスは、対応する９０°ハイブリッドデバイス９８２の絶縁ポート９９１に供給してもよい。個々のパッケージ化半導体チップ９３０が複数の増幅器段を含む実施形態では、段の出力間の結合は、図８に関して上述したように、チップパッケージ内の半導体ダイ上で実現してもよい。
入力／ゲートバイアス印加に関して、個々のパッケージ化半導体チップ９３０は、図８に関して詳細に上述したように、内部ピン間の入力／ゲートバイアス結合経路を有してもよい。例えば、パッケージ化半導体チップの反対側にある、パッケージ化半導体チップのリードフレームのコンタクトピンは、上記で詳細に説明したように、増幅器の入力端を通して接続されて、デイジーチェーン方式での接続を可能にしてもよい。いくつかの実現形態では、図９のモジュール化された直交スイッチングアーキテクチャ９００は、スイッチの上半分と下半分との間に無線周波数分離壁又は構造を有して実現してもよい。
図２を再び参照すると、本開示によるモジュール化されたパッケージ化半導体チップは有利には、効率的な電力増幅器動作のために望ましい入力及び／又は出力整合を提供するために、入力整合回路及び／又は出力整合回路を含んでもよく、又は入力整合回路及び／又は出力整合回路に接続してもよい。いくつかの実現形態では、半導体ダイのインターフェースインピーダンスは、非標準（すなわち、５０オーム以外のインピーダンス）であってもよく、これにより、ＲＦ整合回路の一部のみを半導体ダイ上に実装することが可能な場合がある。例えば、いくつかの実施形態では、本開示の実施形態による、モジュール化されたパッケージ化半導体チップの半導体ダイ（例えば、ＧａＮダイ）は、入力及び／又は出力インピーダンス整合のためのオンダイ整合回路を有しておらず、したがって、５０オームよりも高い又は低いインピーダンスがチップの入力に提示されてもよく、かつ又はチップの出力に求められてもよい。
図１０は、本開示の実施形態によるモジュール化された電力増幅器アーキテクチャを示し、様々な増幅器段に対して入力１０１２及び出力１０１１のインピーダンスインターフェースが区別される。いくつかの実施形態では、所望の入力インピーダンス整合が、少なくとも部分的に個々のパッケージ化半導体チップ内で、高周波動作でのパッケージ寄生成分を介して実現される。パッケージ化半導体チップのそれぞれは、標準の５０ホーム入力／出力インピーダンスとは異なる場合がある標準化された電力整合インピーダンスを有するように設計してもよい。このように、別々の製造業者によって設計されたパッケージ化チップが、いくつかの実現形態では実質的に互換可能に使用可能であってもよい。
いくつかの実施形態では、本開示の実施形態によるモジュール化されたパッケージ化半導体チップは、第１の種類の増幅器半導体基板（例えば、ＧａＮ増幅器ダイ又は他の比較的高コストの半導体プロセスダイ）、並びに、入力整合回路及び／又は出力整合回路（例えば、ＧａＡｓ）用に単一パッケージ内で使用される、１つ以上の他の種類の別々の半導体基板の１つ以上に実装された入力整合回路及び／又は出力整合回路を備える。
図１１は、本開示の１つ以上の実施形態による、単一のパッケージ内に別々の増幅器及び整合ダイを含むパッケージ化半導体チップ１１００を示す。パッケージ化半導体チップ１１００は、１つ以上の増幅器を含む増幅器ダイ１１１０を含む。例えば、図示した実施形態では、増幅器ダイ１１１０（例えば、ＧａＮダイ）は、並列増幅器１１１５ａ及び１１１５ｂを含む。２つの増幅器が示されているが、本明細書に開示される原理は、その上に任意の数の増幅器が実装されている増幅器ダイに適用可能であることを理解されたい。増幅器ダイ１１１０は、有利には、本明細書に記載されるように、２段増幅器を備えてもよい。
パッケージ化半導体チップ１１００は、その上に入力整合回路が実装された入力整合ダイ１１８１を含み、入力整合回路は、１つ以上の伝送線路、テーパ、合成器／分配器、及び／又はコンデンサ、抵抗器、インダクタなどを含む他の種類の受動デバイスを含んでもよい。例えば、図示した実施形態では、入力整合ダイ１１８１は、複数の伝送線路１１０２を含む。入力整合ダイ１１８１は、有利には、その上にパッケージ化半導体チップ１１００が搭載されるプリント回路ボード（ＰＣＢ）に電気的に接続するためのインターフェース１１１３を有してもよい。例えば、インターフェース１１１３は、図６Ａ及び図６Ｂに示すインターフェース６０１と特定の点で類似していてもよく、上記で詳細に説明されている。入力整合ダイ１１８１は、電力増幅器ダイ１１１０に電気的に接続するための１つ以上のインターフェース１１０９を更に備えてもよい。このようなインターフェースは、図１２Ａ及び図１２Ｂに関連して以下でより詳細に説明される。
パッケージ化半導体チップ１１００は、その上に出力整合回路が実装された出力整合ダイ１１８３を更に備えてもよく、出力整合回路は、１つ以上の伝送線路、テーパ、合成器、分配器、及び／又はコンデンサ、抵抗器、インダクタなどを含む他の種類の受動デバイスを含んでもよい。例えば、図示した実施形態では、出力整合ダイ１１８３は、複数の伝送線路１１０３、並びに電力合成器１１０４を含む。出力整合ダイ１１８３は、有利には、その上にパッケージ化半導体チップ１１００が搭載されるＰＣＢに電気的に接続するためのインターフェース１１１７を有してもよい。例えば、インターフェース１１１７は、図６Ａ及び図６Ｂに示すインターフェース６０１と特定の点で類似していてもよく、上記で詳細に説明されている。出力整合ダイ１１８３は、電力増幅器ダイ１１１０に接続するための１つ以上のインターフェース１１１１を更に備えてもよい。このようなインターフェースは、図１２Ａ及び図１２Ｂに関連して以下でより詳細に説明される。図１１の構成は、有利には、単一のパッケージにおいて比較的大きな利得を提供する場合があり、したがって、オンボード実装されたインピーダンス整合回路の追加的な損失に関連する懸念又は課題が場合によっては軽減されることになる。
図１２Ａ及び図１２Ｂは、第１の半導体種類（例えば、ＧａＮ）の電力増幅器ダイ１２１０と、比較的低コストの基板（例えば、ＧａＡｓ）などの種々異なる半導体基板を含んでもよい整合回路ダイ１２８０との間のインターフェースの上面図及び側面図をそれぞれ示す。いくつかの実施形態では、本開示の実施形態によるパッケージ化半導体チップは、増幅器ダイと、入力整合ダイ及び／又は出力整合ダイとの間の例示されたインターフェース１２０１の１つ以上の特徴を有してもよい。いくつかの実施形態では、インターフェース１２０１は、増幅器ダイ１２１０用の整合回路の一部を形成してもよい。
電力増幅器ダイ１２１０及び整合回路ダイ１２８０は、図示されるように、１つ以上のボンドワイヤ１２３６を使用して接続してもよい。電力増幅器ダイ１２１０及び整合回路ダイ１２８０は、任意の好適な又は望ましい距離ｄだけ離れて配設してもよい。例えば、いくつかの実施形態では、増幅器ダイ１２１０及び整合回路ダイ１２８０は、約５ｍｍ間隔を空けている。
いくつかの実施形態では、本開示の実施形態によるパッケージ化半導体チップは、増幅器半導体ダイ上に若干量の前置整合（pre-matching）が実装された電力増幅器半導体ダイを含み、パッケージ内には追加の整合回路ダイは含まれない。図１３は、本開示の１つ以上の実施形態による、オンチップインピーダンス整合１３６０、及びオフチップインピーダンス整合１３６１の両方を有するパッケージ化半導体チップ１３００を示す。いくつかの実施形態では、電力増幅器基板１３１０は、インピーダンス整合のためにその上に実装された、１つ以上の伝送線路、コンデンサ、抵抗器、及び／又は他の受動要素を含む。パッケージ１３３０は、その上に追加の整合回路１３６１が実装された回路ボード１３４０に搭載してもよく、追加の整合回路は、１つ以上の伝送線路、テーパ、及び／又は他の受動整合要素を含んでもよい。整合回路１３６１は、ボード１３４０上に、及び／又はボード１３４０上に搭載された別のパッケージ化チップに実装してもよい。
いくつかの実施形態では、パッケージング特徴部及びワイヤボンドインターフェース１３０１は、無線周波数整合機能のいくつかを実行するように構成してもよい一方で、残りの整合機能は、パッケージ化半導体チップ１３００の内部電力半導体基板１３１０上に実装される無線周波数分配／合成、及び／又は他の受動要素を介して実現してもよい。いくつかの実施形態では、オンチップ整合回路１３６０は、１つ以上のコンデンサ１３６４及び１つ以上の伝送線路１３６３を備える。
本開示の実施形態によるモジュール化された高電力増幅器アーキテクチャについて、インピーダンス整合は、個々のパッケージ化半導体チップ間において、回路ボード上の接続回路に実装された１つ以上の整合要素を用いて達成することができる。
図１４は、本開示の実施形態による、モジュール化された高電力増幅器アーキテクチャにおけるパッケージ化増幅器チップ１４３０間のオンボード整合を示す。いくつかの実施形態では、増幅器段及び／又はチップの間にある接続回路において、パッケージ化半導体増幅器チップ間に段間の整合が実現される。例えば、増幅器段間において、本開示の実施形態によるオンボード整合回路は、１つ以上の分配器／合成器１４０３に加えて、１つ以上の伝送線路１４０１及び／又はテーパ１４０２を備えてもよい。そのような伝送線路及び／又はテーパは、任意の好適な又は望ましい幅及び／又はインピーダンス特性を有してもよく、チップ１４３０の特定の入力負荷及び／又は出力負荷及びインピーダンスに適合するように設計してもよい。
本明細書に記載されるように、本開示の態様によるパッケージ化半導体チップの実施形態は、ノーリードパッケージ内の単段電力増幅器ダイ（例えば、ＧａＮダイ）を備えてもよい。このような単段増幅器ダイは、任意の好適な又は望ましい方法で実現してもよい。図１５は、チップパッケージ１５３０に実装された半導体基板１５１０を含む単段電力増幅器ダイの実現形態の例を示す。図１５のチップ１５００のようなパッケージ化半導体チップは、モジュール化された高電力増幅器アーキテクチャ内のプリント回路ボード上に配置してもよい。例えば、いくつかの実施形態では、図１５のチップ１５００と同様のパッケージ化半導体チップは、上記で詳述した図３の３段増幅器アーキテクチャ３００に従って配置してもよい。
図１６は、チップパッケージ１６３０に実装された単段電力増幅器ダイ１６１０の別のアーキテクチャの例を示す。電力増幅器ダイ１６１０は、ＧａＮ又は他の種類の半導体基板を備えてもよい。いくつかの実施形態では、増幅器ダイ１６１０は、並列に接続されたトランジスタの２つの群１６０１、１６０２を備える。
図１７は、図１６に示すものと同様のチップを、モジュール化された高電力増幅器アーキテクチャにおいて組み合わせるために使用してもよいアーキテクチャ１７００の例を示す。図示するように、図１６によるチップを含む電力増幅器アーキテクチャは、いくつかの実現形態では、７個以下のパッケージ化半導体チップを備えてもよい。図１７のアーキテクチャ１７００では、ＤＣ遮断回路及び／又はバイアス回路の全てが、有利には、その上にパッケージ化半導体チップが搭載されている回路ボード上に実装されてもよい。
図１８は、単一のノーリードパッケージ１８３０内にパッケージ化された半導体基板１８１０を備える２段増幅器ダイの実施形態を示す。例えば、パッケージ１８３０は、本明細書で詳述されるようなＱＦＮパッケージであってもよい。パッケージ化半導体チップ１８００は、多層積層パッケージを備えてもよい。いくつかの実施形態では、入力バイアス印加電圧は、パッケージ１８３０のリードフレームの第１のピン１８３３に供給され、半導体基板１８１０上に実装された無線周波数入力パッド１８１２、及び／又は無線周波数入力パッドに電気的に接続された電気コンタクト１８０６を通して、パッケージ１８３０の反対側のピン１８３７にルーティングされる。入力バイアス信号は、ダイのバイアスパッド１８０９へのボンドワイヤ結合１８０７を通じて、第２段１８２５へと供給してもよい。
出力バイアス電圧は、別のピン１８９３に供給され、ダイ／基板１８１０へのボンドワイヤ結合１８０８を通じて、増幅器段出力端へと供給してもよい。更には、デイジーチェーン方式での接続を可能にするために、出力電圧は、経路１８９５に供給され、ＲＦ信号層の下側を、接地基準金属層によってＲＦ信号層から絶縁された信号伝送層内においてルーティングされてもよい。いくつかの実施形態では、デバイスのよりコンパクトなレイアウトを可能にするためにスロットビアプロセスが実施される。増幅器段の間のダイ１８１０上に、段間整合が実装されてもよい。
図１９〜図２１は、本開示の実施形態による、モジュール化されたパッケージ化半導体チップを組み込むことができる増幅器アーキテクチャの例を示す。例えば、図１９〜図２１に示す個々のチップは、図８に示して上述したパッケージ化半導体チップ８００と特定の点で類似していてもよい。
図１９は、並列２段パッケージ化半導体増幅器チップ１９０１、１９０２の２つの群を備える、４段増幅器アーキテクチャを示す。図２０は、並列２段パッケージ化半導体チップ２００２のうちの１つの群に結合した第１の２段パッケージ化半導体チップ２００１を含む、４段増幅器アーキテクチャ２０００を示す。いくつかの実施形態では、第１のチップ２００１は、１段増幅器チップである一方で、並列チップ２０００は、本発明者らの２段増幅器チップである。そのような実施形態では、増幅器２０００は、３段増幅器であってもよい。図２１は、本開示の１つ以上の実施形態による、並列接続されたパッケージ化増幅器チップのうちの単一の群を備える増幅器アーキテクチャ２１００を示す。図２１のアーキテクチャ２１００では、チップの入力及び出力接続ネットワークは、一緒に接続されている。
本明細書で詳述されるように、プリント回路ボード又は他の基板上に電気的に接続された別々のパッケージ化半導体チップを利用するモジュール化された高電力増幅器アーキテクチャにより、半導体ダイ領域（例えば、ＧａＮダイ領域）の比較的高い割合が能動増幅器トランジスタに割り当てられ、それよりも少ない割合が受動整合回路に割り当てられることを可能にしてもよい。例えば、これは、以下のプロセス及び／又は特徴のうちの１つ以上によって成し遂げてもよい。すなわち、半導体ダイのインターフェースのインピーダンスを、非標準値（例えば、５０以外のインピーダンス値、又は扱いやすい任意のインピーダンス）を有するようにして、必要な又は所望の無線周波数整合回路の一部のみを半導体ダイ上に実装すること、又は全く実装しないことを可能にしてもよいこと、パッケージ特徴部及び／又はワイヤボンドインターフェース要素を使用して、必要な又は所望の無線周波数整合の少なくとも一部を実行すること、及び、必要な又は所望の無線周波数分配／合成回路及び／又は無線周波数整合回路の残部の、全て又は一部に対して、その上にパッケージ化半導体チップが搭載される回路ボード又は他の基板を使用すること、である。特定の他のオフチップ整合ソリューションでは、このようなソリューションは、ワイヤボンド及び／又はパッケージングの寄生要素が比較的小型である、比較的低い周波数でのみ好適であってもよい。本開示の実施形態による高周波動作に関して、ワイヤボンド及び／又はパッケージインターフェースの寄生要素に対してダイを比較的低感度にするために、並びに、必要な又は望ましいインピーダンス整合回路の一部として、このような寄生要素を活用するために、有利には、若干量のインピーダンス整合が半導体ダイ上に実装されてもよい。
本開示の実施形態は、ビルディングブロックパッケージ化半導体チップを、より高い利得のために直列に、かつ／又は所望の電力スケーラビリティを提供するために並列にカスケード接続することを可能にする形態で、ゲート及び／又はドレインバイアス供給を構成することを可能にする。無線周波数入力経路は、直流（ＤＣ）遮断されてもよく、一方で、無線周波数出力は、ＤＣ遮断されなくてもよく、それにより、追加のオフチップＤＣ遮断回路を必要とせずに、ドレイン／出力電圧が無線周波数分配器／合成器ネットワークに供給することができる。入力／ゲート電圧は、並列チップに相互接続することができるバイアスされたネットワークを介して印加されてもよい。いくつかの実施形態では、安定回路の全てがパッケージ化チップに含まれ、それにより外部バイパスを必要としない。いくつかの実施形態では、第１段ゲートと第２段ゲート、及び／又はドレイン電圧は、外部接続が不要なようにチップのダイ上で相互接続されている。
本開示の実施形態は、有利には、改善された設計の柔軟性及び／又は単純性を提供してもよい。例えば、ビルディングブロックパッケージ化増幅器チップを用いて、様々な電力レベル及び／又は様々なゲートを有する電力増幅器を、半導体ウェハのための追加の製造サイクルを必要とすることなく、むしろ単に主ボードの接続又は特徴を修正又は変更することによって作製することができる。同じビルディングブロックチップが複数回使用されるので、性能を最適化し、かつ／又はダイのサイズを最小化するために、はるかに多くの設計努力／集中を行うことができる。それは、そうすることによる利益が大きく増倍するからである。更には、本開示のビルディングブロックパッケージ化半導体チップは、電力増幅器アーキテクチャの熱プロファイルを分配し、必要なだけ又は所望に応じて、プリント回路ボード上に広げることができるので、パッケージは、比較的安価になる場合があり、熱エネルギー放散のために、金属をそれほど必要としない場合がある。すなわち、熱プロファイル設計は、プリント回路ボードサイズに対してトレードオフの関係にあってもよい。
一般的注釈
文脈上明白に他の意味に解すべき場合を除き、本明細書及び請求項の全体を通して、単語「備える、含む（comprise）」、「備える、含む（comprising）」などは、排他的又は網羅的な意味ではなく、包括的な意味で、すなわち、「含むが、これに限定されない」という意味で解釈されるべきである。「接続された（coupled）」という語は、本明細書で一般に使用される場合、直接接続されてもよいか、又は１つ以上の中間要素によって接続されてもよい、２つ以上の要素を指す。加えて、「本明細書において（herein）」、「上記（above）」、「下記（below）」、及び同様の意味の単語は、本出願で使用される場合、本出願全体を指し、本出願の任意の特定部分を言及しないものとする。文脈が許容する場合は、
単数又は複数の数を使用する上記の明細書における単語は、それぞれ、複数又は単数の数も含んでもよい。単語「又は」は、２つ以上の項目のリストを参照する場合、単語の以下の解釈の全てを包含する。すなわち、リスト内の項目のいずれか、リスト内の項目の全て、及びリスト内の項目の任意の組み合わせ、を包含する。
本開示全体を通じて、「いくつかの実施形態」、「特定の実施形態」、又は「実施形態」への言及は、実施形態に関連して記載される特定の特徴、構造、又は特性を、少なくともいくつかの実施形態に含むことができることを意味する。したがって、本明細書全体を通じて様々な場所における、「いくつかの実施形態では」、「特定の実施形態では」、又は「一実施形態では」という語句の出現は、全てが必ずしも同じ実施形態を指すわけではなく、同じ又は異なる実施形態のうちの１つ以上を指す場合がある。更には、本明細書で開示される実施形態が、本発明の実施形態であってもよいか、又はそうでなくてもよい。例えば、本明細書で開示される実施形態は、部分的に又は全体的に、発明に関係しない特徴及び／又は構成要素を含んでもよい。加えて、特定の特徴、構造、又は特性は、１つ以上の実施形態における本開示から、当業者には明らかなように任意の好適な形態で組み合わせることができる。
本発明の実施形態の上記の詳細な説明は、網羅的であること、又は本発明を上記で開示した厳密な形態に限定することを意図するものではない。本発明の特定の実施形態及び本発明の実施例を、例示を目的として上述したが、関連技術の当業者は理解するように、本発明の範囲内で様々な等価な修正形態が可能である。例えば、プロセス又はブロックが所与の順序で提示されているとはいえ、代替実施形態は、異なる順序で、ステップを有するルーチンを実施してもよいか、又はブロックを有するシステムを採用してもよく、いくつかのプロセス又はブロックは、削除、移動、追加、再分割、組み合わせ、かつ／又は修正されてもよい。これらプロセス又はブロックのそれぞれは、様々な異なる方法で実現されてもよい。また、プロセス又はブロックは、時には順次に実施されるものとして示されているが、これらのプロセス又はブロックは、代わりに並列に実行されてもよいか、又は異なる時間に実施されてもよい。
本明細書で提供される本発明の教示は、必ずしも上記のシステムではなく、他のシステムに適用することができる。上記の様々な実施形態の要素及び作用を組み合わせて、更なる実施形態を提供することができる。
本発明のいくつかの実施形態について説明してきたが、これら実施形態はあくまで一例として提示されており、本開示の範囲を限定することを意図していない。実際は、本明細書に記載される新規な方法及びシステムは、様々な他の形態で具現化されてもよく、更には、本明細書に記載される方法及びシステムの形態の様々な省略、置換、及び変更が、本開示の趣旨から逸脱することなく行われてもよい。添付の特許請求の範囲及びそれらの等価物は、本開示の範囲及び趣旨に含まれるような、そのような形態又は修正を網羅することを意図している。

Claims (23)

  1. 半導体基板（８１０）と、
    前記半導体基板上に実装された無線周波数入力コンタクトパッド（８１２）と、
    前記半導体基板上に実装された無線周波数出力コンタクトパッド（８１３）と、
    前記半導体基板上に実装された第１の直流（ＤＣ）コンタクトパッド（８１９）及び第２の直流（ＤＣ）コンタクトパッド（８１６）と、
    前記半導体基板上に実装されており、前記第１のＤＣコンタクトパッドを前記第２のＤＣコンタクトパッド及び前記入力コンタクトパッドに電気的に接続させる入力バイアス結合経路（８７３）と、
    前記半導体基板上に実装されており、前記入力コンタクトパッドに接続された入力端を有する１つ以上のトランジスタ（８１５）と、
    リードフレームと、
    を備えるパッケージ化半導体チップであって、
    前記リードフレームは、
    前記入力コンタクトパッドに電気的に接続された１つ以上の無線周波数入力ピン（８３１）と、
    前記出力コンタクトパッドに電気的に接続された１つ以上の無線周波数出力ピン（８３２）と、
    前記第１のＤＣコンタクトパッド及び前記第２のＤＣコンタクトパッドに、それぞれ電気的に接続された第１の入力バイアスピン（８３３）及び第２の入力バイアスピン（８３７）と、を備える、
    パッケージ化半導体チップ（８００）。
  2. 前記１つ以上のトランジスタ（８１５）は、前記リードフレームの前記１つ以上の無線周波数出力ピン（８３２）のうちの少なくとも１つから出力バイアス信号を受信するように構成されている、請求項１に記載のパッケージ化半導体チップ（８００）。
  3. 前記第１のＤＣコンタクトパッド（８１９）と前記第２のＤＣコンタクトパッド（８１６）とは、前記入力コンタクトパッド（８１２）の向かい合う側に配設されている、請求項１に記載のパッケージ化半導体チップ（８００）。
  4. 前記１つ以上のトランジスタは、複数の電界効果トランジスタを含み、
    前記入力コンタクトパッドは、前記複数の電界効果トランジスタのゲートに電気的に接続されている、請求項１に記載のパッケージ化半導体チップ（８００）。
  5. 前記入力バイアス結合経路（８７３）は、前記パッケージ化半導体チップ（８００）と、別のパッケージ化半導体チップとの並列デイジーチェーン方式による接続を可能にする、請求項１に記載のパッケージ化半導体チップ（８００）。
  6. 前記半導体基板（８１０）上に実装されており、前記入力コンタクトパッド（８１２）と前記１つ以上のトランジスタ（８１５）の前記入力との間のＤＣ電流を遮断するように構成されたＤＣ遮断回路（８７１）を更に備える、請求項１に記載のパッケージ化半導体チップ（８００）。
  7. 前記１つ以上のトランジスタ（８１５）を含む第１の増幅器段と、
    前記第１の増幅器段の出力端に接続された入力端を有する第２の増幅器段（８２５）と、を備える、請求項１に記載のパッケージ化半導体チップ（８００）。
  8. 前記第２の増幅器段は、前記第１の増幅器段からＤＣ遮断されている、請求項７に記載のパッケージ化半導体チップ（８００）。
  9. 前記第２の増幅器段の出力端を前記第１の増幅器段の前記出力端と電気的に接続する出力バイアス結合経路を更に備える、請求項７に記載のパッケージ化半導体チップ（８００）。
  10. 前記第２の増幅器段（８２５）は、並列に接続された複数のトランジスタを備え、
    前記複数のトランジスタの入力端同士は、電気的に接続されている、請求項７に記載のパッケージ化半導体チップ（８００）。
  11. 前記リードフレームは、フラットノーリードパッケージ（８３０）の構成要素である、請求項１に記載のパッケージ化半導体チップ（８００）。
  12. パッケージ（８３０、１３３０）内に配設された出力整合回路（１３６０）を更に備える、請求項１に記載のパッケージ化半導体チップ（８００）。
  13. 前記出力整合回路（１３６０）は、前記半導体基板（８１０、１３１０）上に実装されている、請求項１２に記載のパッケージ化半導体チップ（８００）。
  14. プリント回路ボード（３４０、７４０）と、
    前記プリント回路ボード上に電力増幅器構成として搭載された複数のパッケージ化半導体チップ（３５１〜３６４、７３０、７３１）と、
    を備える電力増幅器（３００，７００）であって、
    前記複数のパッケージ化半導体チップのそれぞれは、
    半導体基板と、
    前記半導体基板上に実装された無線周波数入力コンタクトパッド（８１２）と、
    前記半導体基板上に実装された無線周波数出力コンタクトパッド（８１３）と、
    前記半導体基板上に実装された第１の直流（ＤＣ）コンタクトパッド（８１９）及び第２の直流（ＤＣ）コンタクトパッド（８１６）と、
    前記半導体基板上に実装されており、前記第１のＤＣコンタクトパッドを前記第２のＤＣコンタクトパッド及び前記入力コンタクトパッドに電気的に接続させる入力バイアス結合経路（８７３）と、
    前記半導体基板上に実装されており、前記入力コンタクトパッドに接続された入力端を有する１つ以上のトランジスタ（８１５）と、
    前記入力コンタクトパッドに電気的に接続された１つ以上の無線周波数入力ピンと、前記出力コンタクトパッドに電気的に接続された１つ以上の無線周波数出力ピンと、前記第１のＤＣコンタクトパッド及び前記第２のＤＣコンタクトパッドにそれぞれ電気的に接続された第１の入力バイアスピン及び第２の入力バイアスピンと、を含むリードフレームと、
    前記半導体基板及び前記リードフレームを少なくとも部分的に収容する表面実装パッケージングと、を備える、
    電力増幅器（３００、７００）。
  15. 前記複数のパッケージ化半導体チップは、同一である、請求項１４に記載の電力増幅器（３００、７００）。
  16. 前記複数のパッケージ化半導体チップは、
    並列パッケージ化半導体チップの第１のセットと、
    並列パッケージ化半導体チップの第２のセットと、を備え、
    前記並列パッケージ化半導体チップの第１のセットのそれぞれは、前記並列パッケージ化半導体チップの第２のセットのうちの少なくとも１つと直列に接続されている、請求項１４に記載の電力増幅器（３００、７００）。
  17. 前記プリント回路ボード（３４０、７４０）上に実装されており、前記複数のパッケージ化半導体チップの寄生要素と組み合わされて、前記複数のパッケージ化半導体チップに対して、高周波動作のためのインピーダンス整合を提供するように構成された整合回路（１３６１）を更に備える、請求項１４に記載の電力増幅器（３００、７００）。
  18. 前記高周波動作は、Ｋａ周波数帯域に対応する、請求項１７に記載の電力増幅器（３００、７００）。
  19. 電力増幅器を製造する方法であって、前記方法は、
    複数のパッケージ化半導体チップ（３５１〜３６４、７３０、７３１）を準備する工程であって、前記複数のパッケージ化半導体チップのそれぞれは、対応するパッケージ化半導体チップの第１の直流（ＤＣ）コンタクトパッド（８１９）、第２のＤＣコンタクトパッド（８１６）、及び入力端子（８１１）を電気的に接続する対応の内部バイアス結合経路（８７３）を含む、工程と、
    第１の回路ボード（３４０、７４０）を準備する工程と、
    前記複数のパッケージ化半導体チップの第１のサブセット（３５１〜３６４、７３０、７３１）に接続するために、前記第１の回路ボード内に第１の電気的接続部（３４２、３４３）を形成する工程と、
    前記複数のパッケージ化半導体チップの前記第１のサブセットを、前記第１の回路ボード上に第１の多段電力増幅器構成として表面実装する工程と、を含み、
    前記第１の電気的接続部は、前記複数のパッケージ化半導体チップの前記第１のサブセットのうちの少なくとも２つの間に並列デイジーチェーン接続部（７４７）を備える、方法。
  20. 前記複数のパッケージ化半導体チップの前記第１のサブセットを表面実装する前記工程の後に、
    第２の回路ボード（３４０、７４０）を準備する工程と、
    前記複数のパッケージ化半導体チップの第２のサブセット（３５１〜３６４、７３０、７３１）に接続するために、前記第２の回路ボード内に第２の電気的接続部（３４２、３４３）を形成する工程と、
    前記複数のパッケージ化半導体チップの前記第２のサブセットを、前記第２の回路ボード上に、前記第１の多段電力増幅器構成よりも多数の増幅器段を有する第２の多段電力増幅器構成として表面実装する工程と、を更に含み、
    前記第２の電気的接続部は、前記複数のパッケージ化半導体チップの前記第２のサブセットのうちの少なくとも２つの間に並列デイジーチェーン接続部（７４７）を備える、請求項１９に記載の方法。
  21. 高動作周波数において、前記複数のパッケージ化半導体チップの前記第１のサブセットの寄生要素に基づき、前記複数のパッケージ化半導体チップの前記第１のサブセットに対するバイアス値を決定する工程を更に含む、請求項１９に記載の方法。
  22. 前記複数のパッケージ化半導体チップを準備する前記工程の後に、前記複数のパッケージ化半導体チップのうちで、並列に接続する複数のパッケージ化半導体チップの数を決定する工程を更に含む、請求項１９に記載の方法。
  23. 前記複数のパッケージ化半導体チップを準備する前記工程の後に、前記複数のパッケージ化半導体チップのうちで、直列に接続する複数のパッケージ化半導体チップの数を決定する工程を更に含む、請求項１９に記載の方法。
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