BR112020014674A2 - chip semicondutor embalado, amplificador de potência, e, método de fabricação de um amplificador de potência - Google Patents

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BR112020014674A2
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packaged
input
amplifier
semiconductor chips
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Shih Peng SUN
Jay C Pyon
Kenneth V Buer
Michael R Lyons
Gary P English
Qiang R Chen
Ramanamurthy V Darapu
Douglas J Mathews
Mark S Berkheimer
Brandon C Drake
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Abstract

Trata-se de um chip semicondutor embalado que inclui uma matriz de amplificador de potência incluindo um substrato de semicondutor, e um bloco de contato de entrada, um bloco de contato de saída, primeiro e segundo blocos de contato de corrente contínua (CC), um ou mais transistores tendo uma entrada acoplada ao bloco de contato de entrada, e uma trajetória de acoplamento de polarização de entrada que acopla eletricamente o primeiro bloco de contato ao segundo bloco de contato de corrente contínua CC e ao bloco de contato de entrada implementado no substrato de semicondutor. O chip inclui adicionalmente uma estrutura condutora que tem um ou mais pinos de entrada de radiofrequência eletricamente acoplados ao bloco de contato de entrada, um ou mais pinos de saída de radiofrequência acoplados eletricamente ao bloco de contato de saída, e o primeiro e o segundo pinos de polarização de entrada acoplados eletricamente ao primeiro e ao segundo blocos de contato de CC, respectivamente.

Description

1 / 49 CHIP SEMICONDUTOR EMBALADO, AMPLIFICADOR DE POTÊNCIA, E, MÉTODO DE FABRICAÇÃO DE UM AMPLIFICADOR DE POTÊNCIA
ANTECEDENTES DA INVENÇÃO
[001] A presente revelação refere-se a dispositivos e arquiteturas de amplificador de potência de radiofrequência e, mais particularmente, a amplificadores de alta potência. Certos amplificadores de potência, incluindo amplificadores de alta potência, podem ser implementados ao menos em parte com o uso de substratos de estado sólido (por exemplo, semicondutores). Diferentes substratos semicondutores fornecem diferentes características de desempenho.
SUMÁRIO
[002] São aqui descritos sistemas, dispositivos e métodos para implementar arquiteturas de amplificador de potência modularizado, incluindo arquiteturas de amplificador de alta potência. Em algumas implementações, a presente revelação se refere a um chip semicondutor embalado que compreende um substrato de semicondutor, um bloco de contato de entrada de radiofrequência implementado no substrato de semicondutor, um bloco de contato de saída de radiofrequência implementado no substrato de semicondutor, um primeiro e um segundo blocos de contato de corrente contínua (CC) implementados no substrato de semicondutor, uma trajetória de acoplamento de polarização de entrada implementada no substrato de semicondutor e que acopla eletricamente o primeiro bloco de contato de CC ao segundo bloco de contato de CC e ao bloco de contato de entrada, e um ou mais transistores implementados no substrato de semicondutor e que têm uma entrada acoplada ao bloco de contato de entrada. O substrato de semicondutor, o bloco de contato de entrada, bloco de contato de saída, o primeiro e o segundo blocos de contato de CC, trajetória de acoplamento de polarização de entrada e um ou mais transistores podem ser parte de um amplificador interno/matriz de semicondutor do chip semicondutor embalado. O chip seamicondutor
2 / 49 embalado compreende adicionalmente uma estrutura condutora que compreende um ou mais pinos de entrada de radiofrequência eletricamente acoplados ao bloco de contato de entrada, um ou mais pinos de saída de radiofrequência acoplados eletricamente ao bloco de contato de saída, e primeiro e segundo pinos de polarização de entrada acoplados eletricamente ao primeiro e ao segundo blocos de contato de CC, respectivamente.
[003] O um ou mais transistores podem ser configurados para receber um sinal de polarização de saída a partir de pelo menos um dentre o um ou mais pinos de saída de radiofrequência da estrutura condutora. Em algumas modalidades, o primeiro e o segundo blocos de contato de CC são dispostos em lados opostos do bloco de contato de entrada. Em algumas modalidades, o um ou mais transistores compreendem uma pluralidade de transistores de efeito de campo e o bloco de contato de entrada é eletricamente acoplado às portas da pluralidade de transistores de efeito de campo. A trajetória de acoplamento de polarização de entrada pode permitir uma ligação em cascata paralela do chip semicondutor embalado com outro chip semicondutor embalado. O chip semicondutor embalado pode compreender adicionalmente um circuito de bloqueio de CC implementado no substrato de semicondutor e configurado para bloquear a corrente CC entre o bloco de contato de entrada e as entradas do um ou mais transistores.
[004] Em algumas modalidades, o chip semicondutor embalado compreende adicionalmente um primeiro estágio de amplificador incluindo o um ou mais transistores e um segundo estágio de amplificador tendo uma entrada acoplada a uma saída do primeiro estágio de amplificador. Por exemplo, o segundo estágio de amplificador pode ser bloqueado em CC a partir do primeiro estágio de amplificador. Em algumas implementações, o chip semicondutor embalado compreende adicionalmente uma trajetória de acoplamento de polarização de saída que acopla eletricamente uma saída do segundo estágio de amplificador com a saída do primeiro estágio de
3 / 49 amplificador. Em algumas modalidades, o segundo estágio de amplificador compreende uma pluralidade de transistores conectados em paralelo e entradas da pluralidade de transistores são eletricamente acopladas.
[005] A estrutura condutora pode ser um componente de uma embalagem plana sem condutores. O chip semicondutor embalado pode compreender um circuito de correspondência de saída disposto no interior da embalagem. Por exemplo, o circuito de correspondência de saída pode ser implementado no substrato de semicondutor.
[006] Em algumas implementações, a presente revelação se refere a um amplificador de potência que compreende uma placa de circuito impresso e uma pluralidade de chips semicondutores embalados montados na placa de circuito impresso em uma configuração de amplificador de potência. Cada um dentre a pluralidade de chips semicondutores embalados compreende um substrato de semicondutor, um bloco de contato de entrada de radiofrequência implementado no substrato de semicondutor, um bloco de contato de saída de radiofrequência implementado no substrato de semicondutor, primeiro e segundo blocos de contato de corrente contínua (CC) implementados no substrato de semicondutor, uma trajetória de acoplamento de polarização de entrada implementada no substrato de semicondutor e que acopla eletricamente o primeiro bloco de contato de CC ao segundo bloco de contato de CC e ao bloco de contato de entrada, um ou mais transistores implementados sobre o substrato de semicondutor e tendo uma entrada acoplada ao bloco de contato de entrada, uma estrutura condutora que compreende um ou mais pinos de entrada de radiofrequência eletricamente acoplados ao bloco de contato de entrada, um ou mais pinos de saída de radiofrequência acoplados eletricamente ao bloco de contato de saída, e primeiro e segundo pinos de polarização de entrada acoplados eletricamente ao primeiro e ao segundo blocos de contato de CC, respectivamente, e uma embalagem de montagem de superfície que ao menos parcialmente aloja o substrato de semicondutor e a estrutura condutora.
4 / 49
[007] Em algumas modalidades, a pluralidade de chips semicondutores embalados são idênticos. A pluralidade de chips semicondutores embalados pode compreender um primeiro conjunto de chips semicondutores embalados paralelos e um segundo conjunto de chips semicondutores embalados paralelos, em que cada um dentre o primeiro conjunto de chips semicondutores embalados paralelos é conectado em série com ao menos um dentre o segundo conjunto de chips semicondutores embalados paralelos. Em algumas modalidades, o amplificador de potência compreende adicionalmente um circuito de correspondência implementado na placa de circuito impresso que é configurado para combinar com elementos parasíticos da pluralidade de chips semicondutores embalados para fornecer correspondência de impedância para a pluralidade de chips semicondutores embalados para operação de alta frequência. Por exemplo, a operação de alta frequência pode corresponder à banda de frequência Ka.
[008] Em algumas implementações, a presente revelação se refere a um método de fabricação de um amplificador de potência. O método compreende fornecer uma pluralidade de chips semicondutores embalados, cada um incluindo respectivas trajetórias de acoplamento de polarização internas acoplando eletricamente um primeiro bloco de contato de corrente contínua (CC), um segundo bloco de contato de CC e um terminal de entrada de respectivos chips semicondutores embalados. O método compreende adicionalmente fornecer uma primeira placa de circuito, formar primeiras conexões elétricas na primeira placa de circuito para conectar a um primeiro subconjunto da pluralidade de chips semicondutores embalados, e montar à superfície o primeiro subconjunto da pluralidade de chips semicondutores embalados na primeira placa de circuito em uma primeira configuração de amplificador de potência de múltiplos estágios. As primeiras conexões elétricas compreendem conexões de ligação em cascata paralelas entre pelo menos dois dentre o primeiro subconjunto da pluralidade de chips semicondutores
5 / 49 embalados.
[009] O método pode compreender adicionalmente, após a dita montagem à superfície do primeiro subconjunto da pluralidade de chips semicondutores embalados, fornecer uma segunda placa de circuito, formar segundas conexões elétricas na segunda placa de circuito para se conectar a um segundo subconjunto da pluralidade de chips semicondutores embalados e montar à superfície do segundo subconjunto da pluralidade de chips semicondutores embalados na segunda placa de circuito em uma segunda configuração de amplificador de potência de múltiplos estágios, em que a segunda configuração de amplificador de potência de múltiplos estágios tem um número maior de estágios de amplificador do que a primeira configuração de amplificador de potência de múltiplos estágios, sendo que as segundas conexões elétricas compreendem conexões de ligação em cascata paralelas entre pelo menos dois dentre o segundo subconjunto da pluralidade de chips semicondutores embalados.
[0010] O método pode compreender adicionalmente determinar valores de polarização para o primeiro subconjunto da pluralidade de chips semicondutores embalados com base em elementos parasíticos do primeiro subconjunto da pluralidade de chips semicondutores embalados em uma alta frequência operacional. Em algumas modalidades, o método compreende ainda determinar um número de chips semicondutores embalados dentre a pluralidade de chips semicondutores embalados para conectar em paralelo após o dito fornecimento da pluralidade de chips semicondutores embalados. Em algumas modalidades, o método compreende ainda determinar um número de chips semicondutores embalados dentre a pluralidade de chips semicondutores embalados para conectar em série após o dito fornecimento da pluralidade de chips semicondutores embalados.
[0011] Para os propósitos de sumarizar a revelação, certos aspectos, vantagens e recursos inovadores foram descritos na presente invenção. Deve
6 / 49 ser entendido que não necessariamente todas as tais vantagens podem ser obtidas de acordo com qualquer modalidade particular. Dessa forma, as modalidades reveladas podem ser realizadas de uma maneira que alcance ou otimize uma vantagem ou grupo de vantagens como aqui ensinado sem necessariamente alcançar outras vantagens como pode ser ensinado ou sugerido aqui.
BREVE DESCRIÇÃO DOS DESENHOS
[0012] Várias modalidades são mostradas nos desenhos em anexo para propósitos ilustrativos e não devem, de nenhuma maneira, ser interpretadas como limitadoras do escopo desta revelação. Além disso, vários recursos de diferentes modalidades reveladas podem ser combinados para formar modalidades adicionais, que fazem parte desta descrição.
[0013] A Figura 1 é uma vista em planta de um dispositivo ativo de amplificador de potência de acordo com uma ou mais modalidades.
[0014] A Figura 2 ilustra um chip semicondutor embalado para uso em uma arquitetura de amplificador de alta potência modularizado de acordo com uma ou mais modalidades.
[0015] A Figura 3 ilustra uma arquitetura de amplificador de potência exemplificativa utilizando chips semicondutores embalados distintos em conformidade com uma ou mais modalidades da presente revelação.
[0016] As Figuras 4A a 4C ilustram chips semicondutores embalados montados e dispostos em diferentes arquiteturas de amplificador tendo diferentes níveis de potência de acordo com algumas modalidades.
[0017] As Figuras 5A a 5C ilustram chips semicondutores embalados montados e dispostos em diferentes arquiteturas de amplificador tendo diferentes características de ganho de acordo com algumas modalidades.
[0018] As Figuras 6A e 6B ilustram vistas superior e lateral, respectivamente, de uma interface entre uma matriz de semicondutor e uma estrutura condutora associada a uma embalagem de chip de acordo com uma
7 / 49 ou mais modalidades.
[0019] A Figura 7 mostra uma arquitetura de amplificador de potência de acordo com uma ou mais modalidades.
[0020] A Figura 8 ilustra um layout plano de um chip semicondutor embalado para um amplificador de alta potência em conformidade modularizado com uma ou mais modalidades.
[0021] A Figura 9 ilustra uma arquitetura para um dispositivo de chaveamento de quadratura modularizada em conformidade com uma ou mais modalidades.
[0022] A Figura 10 ilustra uma arquitetura de amplificador modularizado de acordo com uma ou mais modalidades.
[0023] A Figura 11 ilustra um chip semicondutor embalado que inclui amplificador e matriz compatível separados dentro de uma única embalagem de acordo com uma ou mais modalidades.
[0024] As Figuras 12A e 12B ilustram vistas superior e lateral, respectivamente, de uma interface entre uma matriz de semicondutor de acordo com uma ou mais modalidades.
[0025] A Figura 13 ilustra um chip semicondutor que tem correspondência tanto em chip quanto fora do chip em conformidade com uma ou mais modalidades.
[0026] A Figura 14 ilustra correspondência em chip entre chips de amplificador embalados em uma arquitetura de amplificador de alta potência modularizado de acordo com modalidades.
[0027] A Figura 15 ilustra uma matriz de amplificador de potência de estágio único de acordo com uma ou mais modalidades.
[0028] A Figura 16 ilustra uma matriz de amplificador de potência de estágio único de acordo com uma ou mais modalidades.
[0029] A Figura 17 ilustra uma arquitetura de amplificador de acordo com uma ou mais modalidades.
8 / 49
[0030] A Figura 18 ilustra uma matriz de amplificador de dois estágios embalada em uma embalagem única sem condutores de acordo com uma ou mais modalidades.
[0031] As Figuras 19 a 21 ilustram arquiteturas de amplificador exemplificativas que podem incorporar chips semicondutores embalados modularizados de acordo com algumas modalidades.
DESCRIÇÃO DETALHADA
[0032] Os cabeçalhos aqui fornecidos são apenas para conveniência e não afetam necessariamente o escopo ou o significado da invenção reivindicada.
[0033] Em certas implementações, a presente revelação se refere a sistemas, dispositivos e métodos para implementar arquiteturas de amplificador de potência modularizado, incluindo arquiteturas de amplificador de alta potência. A modularização de amplificador de potência em conformidade com a presente revelação pode envolver a combinação de matriz de nitreto de gálio relativamente pequena (GaN - "gallium nitride") em embalagens sem condutores planas quadradas (QFN - "quad flat no-leads") sobre um substrato de custo relativamente baixo (por exemplo, placa de circuito impresso (PCB - "printed circuit board")) como uma alternativa para a implementação de uma arquitetura de amplificador de potência totalmente sobre uma única matriz de GaN relativamente grande.
[0034] A necessidade de amplificadores de alta potência configurados para operar em frequências de micro-ondas levou ao desenvolvimento de amplificadores de transistor implementados em substratos de semicondutor que podem fornecer sinais de potência relativamente alta em radiofrequências (por exemplo, frequências em micro-ondas, incluindo a banda Ka). No contexto da presente revelação, o termo "alta potência" é usado para se referir a níveis de potência maiores que aproximadamente 10 W (ou 40 dBm) de potência de saída. O termo "alta frequência" é usado aqui para se referir a frequências
9 / 49 maiores que aproximadamente 10 gigahertzs (GHz). Tais dispositivos podem compreender substratos compostos de arsenieto de gálio (GaAs - "gallium arsenide") ou o semicondutor relativamente mais caro, nitreto de gálio (GaN).
[0035] GaAs e GaN são semicondutores de composto da categoria III a V. GaAs e GaN são adequados para aplicações de radiofrequência (por exemplo, micro-ondas) devido às suas características de mobilidade de elétrons relativamente alta em comparação com silício. As modalidades de amplificadores de potência e outros circuitos aqui revelados podem compreender dispositivos de transístor de qualquer tipo adequado ou desejável, incluindo, porém sem limitação, transistores de junção bipolar (BJTs - "bipolar junction transistors"), transistores de efeito de campo (FETs - "field-effect transistors") e outros tipos de transistores e dispositivos de estado sólido. Por exemplo, os FETs de acordo com modalidades da presente revelação podem compreender transistores de efeito de campo de semicondutor de óxido metálico de modo de intensificação (MOSFETs - "enhancement-mode metal- oxide-semiconductor field-effect transistors"), FETs de semicondutor metálico (MESFETs - "metal-semiconductor FETs") ou qualquer outro tipo de FET. Os tipos adicionais de transistores que podem ser implementados de acordo com os aspectos da presente revelação incluem transistores bipolares de heterojunção (HBTs - "heterojunction bipolar transistors"), transistores de alta mobilidade de elétrons (HEMTs - "high electron mobility transistors"), MOS lateralmente difundido (LDMOS - "laterally diffused MOS") e outros transistores adequados ou desejáveis.
[0036] Amplificadores de potência de GaAs não são geralmente adequados para aplicações de alta potência. Por exemplo, o limite superior de dispositivos de GaAs pode ser geralmente considerado até cerca de 5 W devido à sua incapacidade de suportar as altas tensões, correntes e níveis de calor de certas outras tecnologias de semicondutor, como de GaN. Obviamente, uma operação de potência mais alta pode ser alcançável pela combinação de um
10 / 49 número suficiente de dispositivos de GaAs em combinações de tração e impulso (push-pull) ou paralelas. Entretanto, quando projetos mais simples e/ou menores forem desejados, outras tecnologias, como GaN, podem ser preferenciais.
[0037] Desenvolvimentos mais recentes na tecnologia de amplificador de potência levaram ao uso aumentado da matriz de GaN como substratos de amplificador de alta potência e alta frequência (por exemplo, micro-ondas). Por exemplo, amplificadores de potência de GaN são adequados para certos circuitos eletrônicos de micro-ondas e ondas milimétricas, incluindo comunicações por satélite, radar e outras aplicações de alta frequência. De modo geral, em relação a GaAs e certas outras tecnologias, a densidade de potência relativamente alta e/ou capacidade de dissipar o calor a partir de uma embalagem relativamente pequena de certos dispositivos de GaN podem fazer deles uma escolha adequada ou desejável para aplicações de alta potência. Por exemplo, embora GaAs tenha uma densidade de potência básica menor que 1,5 W/mm, GaN tem uma densidade de potência na faixa de cerca de 3 a 7 W/mm. Além disso, conforme mencionado acima, GaN tem uma mobilidade de elétrons relativamente alta, permitindo que ele amplifique sinais bem até a parte superior da faixas de gigahertz (por exemplo, até 200 GHz ou mais), e geralmente pode funcionar em tais faixas a níveis de tensões de decomposição relativamente altos (por exemplo, até 80 V, ou mais). Amplificadores de GaN individuais podem atingir níveis de potência de dezenas de watts. Além disso, em certas configurações paralelas, de tração e impulso e/ou de Doherty, níveis de potência de centenas a milhares de watts são possíveis. Por todos os motivos acima descritos, podem ser preferíveis amplificadores de GaN a amplificadores de tubo de onda progressiva (TWT - "travelling wave tube") em certas aplicações de satélite, particularmente em aplicações de satélite de potência relativamente mais baixa.
[0038] Certas modalidades aqui descritas se referem a arquiteturas de
11 / 49 amplificador de alta potência configuradas para operar na banda Ka, que corresponde a uma porção da faixa de micro-ondas do espectro eletromagnético entre 26,5 a 40 gigahertzs (GHz), correspondendo a comprimentos de onda de pouco mais de um centímetro até cerca de 7,5 milímetros. A banda Ka (por exemplo, a banda de 30/20 GHz) é uma banda de frequência adequada para enlaces ascendentes de satélite e/ou outras aplicações de satélite. Em comunicações por satélite, a banda Ka permite uma comunicação de largura de banda maior. A banda Ka é mais suscetível, no entanto, à atenuação por chuva do que algumas bandas de frequência mais baixa.
[0039] Devido às várias características do nitreto de gálio (GaN) descritas acima, arquiteturas de amplificador de potência de matriz única podem ser implementadas para aplicações de alta potência com o uso da matriz de GaN. A Figura 1 é uma vista em planta de um dispositivo de amplificador de potência ativo 100 implementado em uma matriz de GaN 110. O amplificador de potência 100 da Figura 1 pode ser um amplificador de potência de alta potência e alta frequência. Ademais, o amplificador 100 pode ser um amplificador de potência de múltiplos estágios, conforme ilustrado.
[0040] A Figura 1 ilustra o amplificador de potência 100 como um amplificador de potência de dois estágios que compreende um primeiro estágio 101 acoplado a um segundo estágio 102 em série. O primeiro estágio 101 do de amplificador 100 é ilustrado como incluindo quatro transistores de amplificador 115 acoplados em paralelo, e o segundo estágio 102 inclui dezesseis transistores de amplificador (identificados coletivamente como 116) conectados em paralelo. Tal arquitetura/configuração de amplificador pode ser adequada para operação de alta frequência, como operação de banda Ka. A conectividade entre os dispositivos ativos e os vários terminais do dispositivo 100 é obtida usando um layout de trilhas condutoras 117. A rede de trilha pode servir para fornecer funcionalidade de combinação de potência, bem como características de correspondência de impedância. A impedância das
12 / 49 respectivas trilhas condutoras pode ser determinada ao menos em parte pela largura das mesmas.
[0041] Em relação ao dispositivo de amplificador de GaN 100 da Figura 1, os dispositivos de GaN ativos 115, 116 podem ocupar tão pouco quanto 10% ou menos da área total da matriz 110 em algumas modalidades. O restante da área da matriz 110 pode ser ocupado pelo menos em parte por certos circuitos passivos incluindo um ou mais resistores, indutores, capacitores, combinadores, alimentações de polarização, bloqueadores de radiofrequência e/ou similares. O circuito passivo pode incluir conexões de combinação de potência e características de correspondência de impedância para corresponder impedâncias dos dispositivos ativos. Ou seja, os circuitos/conexões passivos podem vantajosamente fornecer impedância correspondente para fornecer uma impedância de 50 ohm nas interfaces do amplificador 100 para permitir que os dispositivos ativos operem eficientemente. Por exemplo, no lado de entrada 103 do amplificador, os circuitos/conexões passivos podem servir para dividir o sinal de entrada, conforme mostrado, e adicionalmente para fornecer impedância correspondente à entrada dos dispositivos ativos 115.
[0042] Um aspecto de GaN que pode ser considerado uma desvantagem é seu custo relativamente alto de material e de processamento em comparação com certas outras tecnologias de semicondutor, como CMOS de volume ou GaAs. Além disso, amplificadores de alta potência de GaN de chip único, como aquele mostrado na Figura 1, podem apresentar dificuldades em relação a problemas térmicos. Por exemplo, amplificadores de alta potência de GaN podem gerar uma quantidade substancial de calor; quando toda a arquitetura de amplificador de potência for formada em uma única matriz de GaN, pode ser necessário remover uma quantidade substancial de calor a partir de um espaço/estrutura relativamente pequena. Além disso, embora possa ser vantajoso que os dispositivos ativos 115, 116 do amplificador 100 sejam implementados em GaN ou outro substrato relativamente caro para fornecer
13 / 49 um desempenho desejável em frequências mais altas, o circuito passivo do amplificador 100 pode não receber o mesmo grau de benefício da implementação em substrato de custo mais alto. Ou seja, em algumas implementações, pode ser adequado que o circuito passivo seja implementado em matriz de custo relativamente baixo (por exemplo, GaAs ou placa de circuito impresso (PCB)), mesmo para aplicações de alta frequência.
[0043] Em algumas implementações, as modalidades da presente revelação fornecem uma alternativa à solução de amplificador de matriz única relativamente caro e difícil de resfriar representada na Figura 1 mediante o desenvolvimento de um amplificador de GaN (ou outro substrato) de alta potência em uma arquitetura de amplificador de potência modularizado constituída por porções relativamente menores de dispositivos de montagem à superfície ou embalagens contendo uma matriz de GaN (ou outro substrato) relativamente menor. Tais embalagens distintas menores podem ser combinadas e montadas em meios de custo relativamente baixo, como PCB ou silício, de modo que os chips semicondutores embalados sirvam como blocos de construção de um sistema/arquitetura de amplificador de potência maior. Tais modalidades podem permitir a formação de um sistema de amplificador de alta potência configurado para atingir o ganho e um nível de potência desejados com drástica redução de custos. Com essa abordagem, em algumas modalidades, 50% ou mais de redução na área de chip de GaN (ou outro substrato) podem ser alcançados sem sacrificar o nível de potência de saída. Arquiteturas de amplificador de alta potência modularizadas de acordo com a presente revelação podem alavancar as vantagens de GaN em relação à capacidade de alta potência, mas evitar os custos tipicamente associados a um chip/matriz de GaN maior. A revelação a seguir descreve certos elementos de substrato de semicondutor como substratos de GaN para conveniência e simplicidade. No entanto, qualquer referência no presente documento ao GaN deve ser entendida como sendo aplicável a qualquer outro tipo de substrato de
14 / 49 semicondutor tendo características relativamente altas de densidade de potência, mobilidade de elétrons e/ou dissipação de calor em comparação com GaAs, incluindo, porém sem limitação, fosfeto de Índio (InP - "indium phosphide"), arsenieto de gálio Índio (InxGayAs - "Indium Gallium Arsenide"), carbureto de silício (SiC - "silicon carbide"), diamante de grau industrial, vidro, grafeno e similares, se conhecidos ou desenvolvidos no futuro.
[0044] A decomposição da solução de amplificador de alta potência de chip único da Figura 1 em um sistema de amplificador de alta potência modularizado com o uso de vários chips semicondutores embalados menores também pode fornecer vantagens térmicas. Por exemplo, na modalidade de chip único de um amplificador de alta potência de GaN, em algumas soluções, uma quantidade substancial de calor pode ser gerada dentro do chip. Além disso, a transferência de calor pode ocorrer tipicamente apenas na parte posterior da matriz. Com o uso de chips semicondutores embalados distintos relativamente pequenos, a quantidade total de calor gerada pode ser espalhada ao longo de uma área mais ampla. Além disso, mecanismos de transferência de calor podem ser aplicados tanto no topo quanto no fundo da embalagem quando certas embalagens de montagem à superfície (por exemplo, QFN) são usadas para ajudar adicionalmente a remover o calor. Esses benefícios térmicos podem ser traduzidos em desempenho mais alto e/ou uma vida útil esperada do produto mais longa.
[0045] Além dos benefícios de térmica e de custo abordados acima, benefícios adicionais podem ser obtidos com o uso de arquiteturas de amplificador de potência modularizadas conforme divulgado no presente documento. Por exemplo, em ambientes de teste de laboratório, o refuncionamento de dispositivos de amplificadores pode ser feito nos chips semicondutores embalados de montagem de superfície no sistema de amplificador de alta potência, como pela troca de chips ou partes defeituosos. Além disso, reprojetar pode envolver simplesmente um reprojeto da placa que
15 / 49 combina os chips semicondutores embalados, que pode geralmente envolver mais ciclo de reprojeto mais curto e/ou custo de fabricação mais baixo em comparação com o reprojeto de um único chip de GaN grande.
[0046] Os chips semicondutores embalados para uso como blocos de construção em um sistema de amplificador de potência modularizado de acordo com modalidades da presente revelação podem compreender uma embalagem de montagem de superfície, como uma embalagem sem condutores, que pode conter uma única matriz de GaN relativamente pequena. Um exemplo de um tipo de embalagem que pode ser usado em conexão com as modalidades da presente revelação é uma embalagem sem condutores plana quadrada (QFN), conforme mencionado acima, que é uma embalagem de montagem à superfície que conecta a matriz de circuito a uma placa de circuito impresso (PCB) ou outro substrato sem a necessidade de furos passantes. As embalagens QFN são geralmente encapsuladas em plástico e compreendem uma estrutura condutora substancialmente plana (por exemplo, cobre). Em algumas modalidades, os pinos do perímetro no fundo da embalagem fornecem conexões elétricas à PCB. Em algumas modalidades, as embalagens QFN incluem um bloco ou pá térmica exposta sobre um lado inferior das mesmas para aprimorar a transferência de calor para fora do chip e para dentro da PCB. A transferência de calor pode ser adicionalmente facilitada por vias de metal no bloco/pá térmica. Os chips semicondutores embalados de acordo com modalidades da presente revelação podem incluir matrizes dotadas de um padrão posterior que têm vias de sinal, matrizes de flip-chip, flip-chip implementado em QFN, matriz ligada por fio em QFN, embalagens de ventilação de nível de pastilha e/ou outra embalagem. Embora certas modalidades sejam aqui reveladas no contexto de embalagens QFN, deve-se compreender que os princípios revelados na presente invenção são aplicáveis a qualquer outro tipo de embalagem.
[0047] Conforme mencionado acima, o custo associado aos processos
16 / 49 de substrato de alto custo (por exemplo, GaN) pode ser exacerbado pelo uso de porções significativas da área de tal matriz para circuitos passivos (por exemplo, circuito de correspondência) que não se beneficiam suficientemente das características do substrato de alto custo. Por exemplo, certas implementações de amplificadores de alta potência de GaN utilizam a maior parte da área da matriz para circuitos passivos usados para correspondência de impedância, divisão e/ou combinação de potência. As modalidades apresentadas na presente invenção fornecem amplificadores de potência mais econômicos e outros dispositivos mediante o uso de uma porcentagem relativamente mais alta de área de matriz de alto custo para dispositivos ativos, como transistores de amplificador (por exemplo, FETs). Pela decomposição de um chip de amplificador, de outro modo maior, em chips menores modularizados e implementação de pelo menos uma porção do circuito associado de divisão, combinação de potência e/ou correspondência de impedância em meios de custo relativamente mais baixo, os custos associados à produção do amplificador de potência podem ser significativamente reduzidos.
[0048] A Figura 2 ilustra um chip semicondutor embalado 200 para uso em uma arquitetura de amplificador de alta potência modularizado incluindo um substrato de semicondutor (por exemplo, nitreto de gálio (GaN)) 210 de acordo com uma ou mais modalidades da presente revelação. Para propósitos de Ilustração, o chip embalado 200 é descrito abaixo como um chip QFN. Conforme mencionado acima, uma embalagem de montagem à superfície pode compreender uma estrutura condutora presa a um gabinete ao longo do molde
230. Em algumas modalidades, a estrutura condutora tem aproximadamente 8 a 10 mm de espessura e compreende cobre ou outro metal. A estrutura condutora pode ser gravada ou estampada para formar uma pluralidade de pinos e/ou blocos/camadas de referência de terra. Embora a Figura 2 mostre uma embalagem QFN ligada por fio como um exemplo, deve ser entendido que os
17 / 49 princípios apresentados na presente invenção são aplicáveis a outros tipos de dispositivos e embalagens de montagem à superfície relativamente pequenos.
[0049] Em algumas modalidades, o chip 200 compreende um ou mais pinos de entrada 231 que são ligados por fio a um bloco de entrada 212 do substrato de semicondutor 210. O chip embalado 200 da modalidade ilustrada da Figura 2 compreende um único estágio de amplificador. Embora um único estágio de amplificador seja mostrado implementado no substrato de semicondutor 210, deve-se compreender que o chip embalado 200 pode compreender dois estágios de amplificador em algumas modalidades.
[0050] O substrato de semicondutor 210 pode ser vantajosamente utilizado principalmente para dispositivos de amplificadores ativos, como FETs, BJTs ou outro dispositivo (ou dispositivos) ativo. Adicionalmente, o substrato de semicondutor 210 pode ter implantado nele certos circuitos passivos projetados para fornecer uma interface eficiente para o substrato de semicondutor 210. Por exemplo, o substrato de semicondutor 210 pode compreender certos circuitos passivos configurados para fornecer correspondência parcial sobre o substrato de semicondutor 210. Em algumas modalidades, o substrato de semicondutor 210 inclui correspondência de impedância parcial para fornecer uma impedância que é realizável para permitir que as ligações por fio e embalagem tolerem os elementos parasíticos da embalagem. Ou seja, os elementos parasíticos associados à embalagem do chip 200 podem ser incorporados a um projeto de correspondência de impedância para o chip 200. Em algumas modalidades, o substrato de semicondutor 210 compreende uma pluralidade de blocos de contato de corrente contínua (CC) 216 a 219, que podem ser usados para injetar sinais de polarização de entrada e/ou saída.
[0051] O substrato de semicondutor 210 pode ser relativamente pequeno em comparação com certas outras implementações de amplificadores de alta potência de GaN, conforme explicado acima. Em relação à matriz
18 / 49 relativamente pequena, como aquela mostrada na Figura 2, pode ser desejável ter em conta as perdas de substrato ao individualizar o chip de GaN a partir de uma pastilha de GaN em conformidade com processos de fabricação de chip. Por exemplo, aproximadamente 100 µm podem ser perdidos e recortados ao redor da periferia do substrato de semicondutor 210 como parte do processo de individualização de matriz/serragem durante a fabricação do substrato de semicondutor 210. Portanto, quanto menor a área do substrato de semicondutor 210, maior a porcentagem da área associada ao mesmo que é desperdiçada como resultado de serragem/individualização. Portanto, a fim de se obter um uso mais eficiente da área do substrato de semicondutor (por exemplo, GaN), pode ser desejável incluir um projeto de amplificador de dois estágios ou de outra multiplicidade de estágios no substrato de semicondutor 210.
[0052] Apenas com o único substrato de semicondutor 210 alojado dentro da embalagem 230, o chip embalado 200 pode apresentar uma interface relativamente robusta por não exigir qualquer interface de chip para chip. Por não exigir que substrato de GaN seja usado para certos circuitos passivos, o chip 200 pode fornecer vantajosamente uma economia de área de GaN de até 30% ou mais em relação ao projeto de amplificador de alta potência da Figura
1. Com o uso de uma embalagem sem condutores de montagem à superfície, pode ser possível usar o conjunto de refluxo de tecnologia de montagem da superfície em vez do conjunto de chip e fio de ligação, que pode ter um custo relativamente mais baixo para se implementar.
[0053] Os chips semicondutores embalados individuais similares àqueles ilustrados na Figura 2 e descritos acima podem ser utilizados como blocos de construção em uma arquitetura maior de amplificador de potência modularizado. As arquiteturas de amplificador de potência modularizado podem ser construídas pela combinação de uma pluralidade de chips de amplificador distintos em uma disposição/configuração desejada sobre uma placa de circuito impresso. Ou seja, uma pluralidade de chips semicondutores
19 / 49 embalados idênticos ou substancialmente idênticos podem ser usados como blocos de construção para construir um amplificador de potência, em que cada chip individual compreende uma unidade de amplificador distinta da arquitetura maior de amplificador de potência. O termo "idêntico", como usado aqui em relação a chips semicondutores embalados e/ou componente (ou componentes) dos mesmos, é destinado a considerar as tolerâncias de fabricação e a variação através de diferentes dispositivos, componentes e/ou sistemas fabricados de acordo com um plano, configuração, arquitetura, projeto e/ou forma comum. Portanto, chips/componentes "idênticos" descritos no presente documento podem ter certas diferenças que podem ser atribuídas às tolerâncias de fabricação ou variação esperada. A Figura 3 ilustra uma arquitetura de amplificador de potência 300 exemplificativa utilizando chips semicondutores embalados distintos 351 a 364 como componentes de amplificador individual modularizado dos mesmos, que podem ser montados separadamente em uma placa de circuito impresso (PCB) 340 em conformidade com uma ou mais modalidades da presente revelação.
[0054] Implementando-se um amplificador de potência modularizado como aquele mostrado na Figura 3, certos benefícios de custo, flexibilidade e/ou desempenho podem ser alcançados. Por exemplo, em algumas implementações, uma arquitetura de amplificador de potência pode ser implementada utilizando circuito passivo implementado pelo menos em parte em materiais de custo relativamente mais baixo, como na PCB 340, enquanto os dispositivos de amplificação ativos, como transistores, podem ser implementados em materiais de custo relativamente mais alto, como matriz de GaN dentro de chips de amplificador individuais (por exemplo, 351 a 364). Implementando-se transistores de amplificador ativos em chips de amplificador modularizados, rendimentos mais altos de tais chips compreendendo materiais de custo relativamente mais alto podem ser alcançáveis. Ademais, construindo- se arquiteturas maiores de amplificador de potência usando blocos de
20 / 49 construção de chip de amplificador, uma maior flexibilidade no projeto de amplificador de potência é possível, em que alterações na arquitetura de amplificador de potência podem ser implementadas alterando-se layouts de PCB, de modo que ciclos adicionais de fabricação de semicondutor não sejam necessários.
[0055] Em algumas modalidades, os chips semicondutores embalados individuais 351 a 364 podem compreender embalagens QFN, como descrito em detalhes no presente documento. Os chips semicondutores embalados 351 a 364 podem ser montados à PCB 340. Deve-se compreender que a PCB 340, chips embalados 351 a 364 e/ou conexões associadas aos mesmos não são necessariamente desenhados em escala no diagrama da Figura 3, nem são os elementos das outras figuras descritos no presente documento necessariamente desenhados em escala.
[0056] O amplificador de potência 300 pode representar uma implementação alternativa de um amplificador de alta potência em comparação com o amplificador de alta potência 100 ilustrado na Figura 1. Com chips semicondutores embalados individuais difundidos na PCB 340, conforme mostrado, o perfil térmico do amplificador de potência 300 pode ser relativamente difundido na placa 340, fornecendo, assim, benefícios de dissipação de calor para o amplificador de potência 300 em relação às arquiteturas de amplificador de potência de chip único. Por exemplo, a arquitetura 300 pode sofrer com menos vazamento térmico e pode ter isolamento mais alto em relação às soluções de amplificador de potência de chip único. Quando benefícios térmicos adicionais forem desejados, tamanhos de placa relativamente maiores podem ser implementados para difundir adicionalmente os chips semicondutores embalados modularizados individuais. Entretanto, uma troca para a separação térmica da arquitetura 300 pode ser que o amplificador de potência 300 tenha uma área de projeção relativamente maior do que uma solução comparável de amplificador de potência de chip único.
21 / 49 Além do isolamento térmico fornecido pelo espaçamento de chips embalados individuais, em que tal embalagem de chip é embalagem QFN, o substrato de GaN pode ser assentado em uma pá de metal que é conectada ao chassi/gabinete da embalagem, o que pode auxiliar adicionalmente na dissipação de calor.
[0057] O amplificador de potência 300 ilustrado na Figura 3 é um amplificador de potência de três estágios. Entretanto, deve-se compreender que os princípios revelados no presente documento são aplicáveis a qualquer tipo de arquitetura de amplificador de potência que tenha qualquer número de estágios. Em comparação com as arquiteturas de amplificador de potência de três estágios de chip único, o amplificador de potência 300 pode ser configurado para fornecer desempenho equivalente, enquanto utiliza uma área total menor de substrato de GaN. Portanto, o amplificador de potência 300 pode ser fabricável a um custo menor em comparação com certos amplificadores de potência de chip único. Ademais, visto que cada um dos chips embalados individuais 351 a 364 pode ser relativamente menos complexo que um amplificador de chip único (por exemplo, incluindo menos dispositivos ativos e/ou outros componentes), um rendimento mais alto pode ser alcançável devido, pelo menos em parte, a um efeito de rendimento implementado. Por exemplo, um dado chip semicondutor embalado modularizado, que é menor e menos complexo, pode ser menos propenso a ser afetado por defeitos de dispositivo/componente, resultando, portanto, em um rendimento mais alto. Ademais, a embalagem dos chips modularizados individuais pode ter um custo relativamente mais baixo em comparação com a embalagem para amplificadores de alta potência de chip único. Por exemplo, a embalagem dos chips pode ser uma embalagem de montagem à superfície de custo relativamente baixo, como embalagens sem condutores plana (por exemplo, QFN) conforme descrito no presente documento.
[0058] A solução ilustrada na Figura 3 pode fornecer um projeto de amplificador de potência relativamente flexível. Por exemplo, enquanto os
22 / 49 ciclos de fabricação para fabricar ou produzir um chips de amplificador de potência de chip único de múltiplos estágios podem ser relativamente longos (por exemplo, até seis meses ou mais), em que os amplificadores de potência são construídos a partir de chips embalados modularizados conforme mostrado na Figura 3, implementar modificações na arquitetura de amplificador de potência em relação ao número de estágios e/ou ao número de unidades de amplificador paralelas pode exigir apenas a modificação de PCB. Geralmente, a modificação de PCB pode ser alcançável em um período de tempo mais curto do que a ciclagem de fabricação de pastilha.
[0059] A arquitetura 300 pode ter vantajosamente uma ou mais estruturas de blindagem de radiofrequência, como uma ou mais tampas no topo e/ou fundo do dispositivo 300. Ademais, o sistema 300 pode incluir uma ou mais interfaces para outros sistemas, como conectores de SMA e/ou transições de guia de onda. Embora os chips semicondutores embalados 351 a 364 do amplificador de potência 300 sejam descritos no presente documento como chips de amplificador de GaN, deve-se compreender que outros processos de semicondutor podem ser utilizados. Por exemplo, chips de amplificador à base de GaAs podem ser usados em uma arquitetura de amplificador de potência modularizado similar àquela mostrada na Figura 3 para o propósito de fornecer maior isolamento térmico, conforme descrito acima. Entretanto, tais chips de amplificador à base de GaAs podem não ser adequados para certas aplicações de alta frequência e alta potência. Em relação aos chips à base de GaN, por outro lado, as impedâncias podem ser relativamente mais altas, de modo que não seja necessário implementar circuito de correspondência de impedância significativo no próprio chip de GaN. Ou seja, chips de amplificador de GaN em conformidade com a presente revelação podem ter características relativamente altas de densidade de potência e alta tensão/operação de impedância.
[0060] Em algumas modalidades, os chips semicondutores embalados
23 / 49 individuais do sistema 300 podem conter ou compreender apenas parte do circuito de correspondência de entrada e/ou saída necessário ou desejado, ou nenhum circuito de correspondência de entrada ou saída pode ser incluído ou implementado dentro das embalagens. Em tais modalidades, qualquer divisão/combinação de potência e/ou circuito de correspondência de impedância adicional pode ser implementado em meios de custo relativamente mais baixo, como na PCB 340. Ademais, durante os testes, em que chips semicondutores embalados modularizados são montados usando conjunto de montagem à superfície, o reparo ou retrabalho de um sistema de amplificador de alta potência pode ser implementado se problemas forem encontrados. Por exemplo, para um amplificador de alta potência modularizado implementado em uma PCB, a placa pode ser reutilizada quando um erro/defeito com um chip único for encontrado substituindo-se o chip defeituoso na placa.
[0061] Conforme descrito em detalhes no presente documento, chips semicondutores embalados modularizados podem ser usados como blocos de construção para construir amplificadores de alta potência. Tais chips podem ser dispostos em cascata em paralelo para determinar uma quantidade de capacidade de manuseio de potência dos chips. Ou seja, os amplificadores que têm diferentes níveis de potência podem ser construídos usando chips de amplificador embalados modularizados montados e dispostos de acordo com diferentes projetos de placa acoplando diferentes números de chips em paralelo. Geralmente, os ciclos de projeto de placa de circuito podem ter um custo mais baixo e/ou ser menos demorados do que os ciclos de projeto de pastilha/chip semicondutor. Ao projetar e/ou fabricar arquiteturas de amplificador de potência modularizado utilizando chips semicondutores embalados individuais em conformidade com modalidades da presente revelação, os chips semicondutores embalados podem ser dispostos em cascata em paralelo, fornecendo, assim, escalabilidade de nível de potência. Esses chips semicondutores embalados podem ser adicionalmente dispostos em cascata em
24 / 49 série, fornecendo, assim, escalabilidade de nível de ganho.
[0062] As Figuras 4A a 4C ilustram chips semicondutores embalados (por exemplo, 401) montados e dispostos em diferentes arquiteturas de amplificador tendo diferentes níveis de potência. Por exemplo, o amplificador de potência 400A da Figura 4A pode ter capacidade para operação de potência relativamente mais baixa em comparação com o amplificador de potência 400B da Figura 4B, que inclui um número maior de chips de amplificador modularizados dispostos e conectados em paralelo do que no amplificador de potência 400A. O amplificador de potência 400C inclui ainda mais chips dispostos na placa de circuito em paralelo e, portanto, fornece uma operação de manuseio de potência ainda maior do que o amplificador de potência 400B da Figura 4B.
[0063] Além de disposição em cascata paralela, em algumas modalidades, chips semicondutores embalados podem ser dispostos em cascata em série para produzir amplificadores de potência que têm níveis de ganho desejados. As Figuras 5A a 5C ilustram chips semicondutores embalados (por exemplo, 501) montados e dispostos em diferentes arquiteturas de amplificador tendo diferentes características de ganho. Por exemplo, o amplificador de potência 500A da Figura 5A pode fornecer ganho relativamente mais baixo em comparação com o amplificador de potência 500B da Figura 5B, que inclui um número maior de estágios de amplificador dispostos em cascata em série do que o amplificador de potência 500A. O amplificador de potência 500C da Figura 5C inclui ainda mais estágios de amplificadores dispostos em cascata em série do que o amplificador de potência 500B e, portanto, fornece um ganho ainda maior do que o amplificador de potência 500B da Figura 5B.
[0064] As Figuras 6A e 6B ilustram vistas superior e lateral, respectivamente, de uma interface 601 entre uma matriz de semicondutor 610 (por exemplo, GaN) e uma estrutura condutora 632 associada a uma embalagem de chip. Em algumas modalidades, chips semicondutores
25 / 49 embalados em conformidade com a presente revelação podem ter um ou mais recursos da interface ilustrada 601 em conexões de entrada e/ou saída da mesma. Em algumas modalidades, uma interface de entrada ou saída em conformidade com a interface 601 da Figura 6A e 6B pode formar parte de um circuito de correspondência passivo para fornecer características desejáveis de correspondência de impedância de entrada e/ou saída para um chip semicondutor embalado e/ou um ou mais componentes do mesmo. Por exemplo, interfaces e embalagem de chip semicondutor podem ter associadas às mesmas certos elementos parasíticos em operação de alta frequência. Por exemplo, indutância parasítica a partir dos fios de ligação 636 acoplando a matriz de semicondutor 610 à estrutura condutora 632 pode apresentar indutância parasítica. Elementos parasíticos adicionais podem existir sob a forma de capacitâncias de desvio e/ou outros parasíticos associados à embalagem em si e/ou a área de projeção da embalagem. As modalidades da presente descrição vantajosamente podem incluir apenas correspondência de impedância parcial, ou nenhuma correspondência, na matriz de semicondutor
610. Embora algumas soluções de embalagens e/ou circuito possam envolver incorporar o circuito de correspondência adicional a fim de minimizar o efeito de elementos parasíticos, as modalidades da presente revelação podem vantajosamente incorporar os elementos parasíticos da embalagem e/ou interface (ou interfaces) como partes da estrutura de correspondência de entrada e/ou saída do chip/embalagem. Por exemplo, a estrutura condutora 632, a interface entre a estrutura condutora 632 e a placa de circuito 640, bem como a interface entre a matriz de amplificador 610 e a estrutura condutora 632 podem ser usadas como circuitos de correspondência passivos para ao menos parcialmente reduzir o tamanho de matriz de amplificador e/ou a perda de circuito.
[0065] As Figuras 6A e 6B mostram uma embalagem de chip semicondutor montada em uma placa de circuito impresso 640. A embalagem
26 / 49 inclui a estrutura condutora 632 disposta ao menos parcialmente sobre uma camada de metal 607, que pode repousar sobre a superfície de topo da placa de circuito 640. A camada de metal 607 pode ajudar a dissipar o calor e/ou fornecer funcionalidade de aterramento para a embalagem. Em algumas modalidades, pelo menos alguns dos componentes ilustrados nas Figuras 6A e 6B podem ser pelo menos parcialmente encapsulados em plástico ou outro material rígido ao menos parcialmente configurado e/ou projetado para alojar o componente (ou componentes). A placa de circuito 640 pode ter uma ou mais vias condutoras 645 na mesma. Um componente de contato de matriz 611 pode acoplar eletricamente a matriz 610 às ligações de fio 636. A matriz de contato 611 pode compreender metal ou outro material condutor.
[0066] Em geral, o uso de embalagem de montagem de superfície sem condutores (por exemplo, QFN) em altas frequências (por exemplo, banda Ka) pode apresentar desafios. Portanto, certas modalidades de chips semicondutores embalados podem incorporar uma quantidade de circuito de correspondência na matriz de semicondutor interna (por exemplo, de GaN), bem como uma quantidade de circuito de correspondência implementado na placa de circuito impresso sobre a qual a embalagem é montada, o que pode ter um custo relativamente baixo. Em algumas modalidades, uma interface de chip semicondutor pode compreender inúmeras de ligações de fio 636 projetadas para fornecer funcionalidade de correspondência desejada. Por exemplo, a única interface 610 entre a matriz de semicondutor 610/contato da matriz 611 e a estrutura condutora 632 pode utilizar quatro ou mais ligações de fio 636, conforme mostrado. Em algumas modalidades, três ligações de fio são implementadas para acoplar o contato da matriz 611 à estrutura condutora 632. Na modalidade das Figuras 6A e 6B, dois condutores 632a, 6302b são, cada um, acoplados a uma pluralidade de ligações de fio 636a, 636a, respectivamente. Tais condutores e/ou ligações de fio adicionais podem servir para superar as dificuldades de usar uma embalagem sem condutores padrão
27 / 49 em frequências relativamente altas. Em geral, em altas frequências, pode ser impraticável usar certas embalagens sem condutores de montagem à superfície devido aos parasíticos associados a tal embalagem.
[0067] Implementar arquiteturas de amplificador de alta potência modularizado usando chips semicondutores embalados distintos, conforme descrito na presente invenção, pode apresentar alguns desafios. Por exemplo, a configuração de injeção de polarização de entrada (por exemplo, porta) e/ou de saída (por exemplo, drenagem) de uma forma adequada ou desejada que permita que os chips semicondutores embalados individuais sejam dispostos em cascata em série para fornecer o ganho desejado e/ou em paralelo para proporcionar níveis de potência desejados pode ser necessário ou desejável. A estrutura condutora e a matriz do amplificador de um chip semicondutor embalado podem ser configuradas para ligar em série as conexões de polarização de entrada/porta, de modo que os chips semicondutores embalados possam ser dispostos de modo relativamente fácil em uma rede de divisão/combinação de potência típica.
[0068] Em algumas modalidades, as arquiteturas de amplificador da presente revelação são configuradas de modo que a tensão de polarização de entrada/porta seja aplicada por meio de uma rede de injeção de polarização de rede que é configurada para ser interconectada a chips paralelos, conforme mostrado na arquitetura de amplificador 700 exemplificativa da Figura 7. Em algumas modalidades, o circuito de estabilidade é incluído na matriz de semicondutor dos chips semicondutores embalados individuais, de modo que nenhum desvio externo seja necessário.
[0069] Na arquitetura de amplificador 700 da Figura 7, cada um dos chips semicondutores embalados 730, 731 pode compreender uma matriz de semicondutor (por exemplo, de GaN) relativamente pequena contida em uma embalagem QFN. Os chips 730 podem ser dispostos em uma rede de divisão e/ou combinação de potência, conforme mostrado na Figura 7, montados
28 / 49 separadamente em uma placa de circuito impresso (PCB) 740 de acordo com uma ou mais modalidades da presente revelação.
[0070] A arquitetura de amplificador de potência 700 da Figura 7 mostra um estágio do amplificador 702 que compreende uma pluralidade de chips semicondutores paralelos 731. A matriz de semicondutor no interior de cada uma das embalagens 731 pode ser vantajosamente configurada para suportar a passagem de uma polarização de entrada (por exemplo, polarização de porta) a partir de um lado da embalagem para o outro, de modo que o sinal de polarização de entrada possa ser ligado em série ao longo dos chips paralelos
731. Por exemplo, a conexão entre embalagens 747 pode acoplar eletricamente as embalagens de chip uma à outra, sendo que um sinal de polarização de entrada fornecido na trajetória 747 pode ser passado entre os chips em paralelo. Além disso, a matriz de semicondutor dentro de cada uma das embalagens 731 pode incluir uma rede de roteamento de sinal para fornecer o sinal de polarização de entrada através da embalagem de um lado para outro lado da mesma. Por exemplo, em relação à orientação da Figura 7, um lado das embalagens 731 pode ficar voltado para uma parte superior da página, enquanto o lado oposto das embalagens 731 pode ficar voltado para a parte inferior da página. Usando o roteamento a bordo entre embalagens 747 em combinação com o roteamento dentro da embalagem 713, um sinal de polarização (e.g., um sinal de polarização de entrada/porta) fornecido na trajetória/terminal 741 pode ser passado para todos os chips semicondutores embalados paralelos 731. Portanto, a polarização de entrada/porta pode ser fornecida de uma maneira de ligação em cascata para embalagens de amplificador conectadas paralelas.
[0071] A arquitetura de amplificador 700 pode compreender adicionalmente o fornecimento de acoplamento de polarização de saída (por exemplo, drenagem) em uma ou mais trajetórias de saída, como nas redes de saída da placa PCB 740. Por exemplo, em relação a uma arquitetura de dois estágios similar à arquitetura 700 mostrada na Figura 7, conexões de
29 / 49 polarização de drenagem 749, 748 podem ser fornecidas nas trajetórias de saída do primeiro estágio 701 do amplificador de potência 700, enquanto as conexões de polarização de saída 744, 745 podem ser fornecidas em trajetórias de saída do segundo estágio 701. Embora conexões de polarização de saída simétricas sejam mostradas na Figura 7, em algumas modalidades, uma única conexão de polarização de saída/drenagem pode ser usada para cada estágio do amplificador, ou mais de duas conexões de polarização de saída podem ser associadas a cada estágio do amplificador.
Em relação à rede de saída do primeiro estágio 701, pode ser necessário incluir ao menos duas conexões de polarização de saída para assegurar que a saída de ramificação de cada uma das embalagens de chip de primeiro estágio 730 seja acoplada ao sinal de polarização.
Adicional ou alternativamente, em algumas modalidades, uma conexão de placa 746 pode conectar as ramificações de saída de cada uma das embalagens de chip 730 do estágio 701 em conjunto para, assim, fornecer polarização de saída comum às mesmas.
Em relação à rede de saída a bordo a partir do estágio 702, uma única conexão de polarização de saída pode ser suficiente devido a interconectividade das saídas das embalagens de chip 731 e a rede de conexão de saída, conforme mostrado.
As conexões de polarização de saída simétricas ilustradas podem ser desejáveis para gerenciar a corrente de saída de uma maneira desejável.
Embora a Figura 7 mostre polarização de entrada fornecida de um modo de ligação em cascata e a polarização de saída fornecida a partir de trilhas sobre a placa de circuito 740, deve ser entendido que, em algumas modalidades, os sinais de polarização de saída podem ser fornecidos de uma maneira de ligação em cascata, ao passo que a polarização de entrada pode ser fornecida usando trilhas a bordo.
Pode ser desejável que a polarização de entrada seja configurada em uma configuração de ligação em cascata, em oposição à polarização de saída, devido à quantidade relativamente menor de corrente na entrada dos chips embalados em comparação com a saída dos mesmos.
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[0072] Para implementar a arquitetura modularizada da Figura 7, conforme mencionado acima, certas conexões de polarização interna podem ser necessárias ou desejáveis na matriz interna dos respectivos chips embalados. Incluindo-se as conexões de polarização interna conforme descrito abaixo, conexões externas adicionais podem não ser necessárias, permitindo, assim, um projeto/construção simplificada de amplificador de potência. Em modalidades nas quais os chips semicondutores embalados incluem uma matriz de amplificador de potência de múltiplos estágios, os terminais de polarização de saída/drenagem dos estágios de amplificador podem ser encadeados na matriz de semicondutor no interior dos chips semicondutores embalados. Ao fazer isso, pode não ser necessário fornecer conexões de polarização de drenagem a estágios individuais, o que pode ser relativamente caro em relação à complexidade da área de matriz de semicondutor e/ou montagem.
[0073] Conforme descrito acima, o isolamento térmico aprimorado pode ser obtido na arquitetura modularizada 700 de Figura 7. Por exemplo, em um único chip semicondutor embalado, a energia térmica/calor pode ser concentrada em uma área relativamente pequena. Mediante a divisão da funcionalidade do amplificador de potência ativo do sistema 700 sobre uma grande área e sobre vários chips fisicamente separados, a dissipação de calor para o sistema 700 é geralmente espalhada sobre uma área maior do sistema 700, o que pode otimizar o desempenho e/ou a vida útil do produto. Em algumas modalidades, os chips semicondutores embalados podem permitir mecanismos de transferência de calor a partir das camadas ou regiões superior e/ou de fundo da embalagem. Em algumas modalidades, o mecanismo (ou mecanismos) de transferência de calor implementado para dissipar calor do topo da embalagem pode ser incorporado a uma tampa de metal (não mostrada) do sistema/dispositivo 700, que pode fornecer transferência de calor adicional do sistema e servir como uma blindagem elétrica/de radiofrequência e/ou proteção mecânica. Em algumas modalidades, o sistema 700 inclui uma tampa
31 / 49 sobre uma ou ambas dentre as regiões de topo e de fundo do sistema 700. Tal tampa (ou tampas) pode ser projetada para formar paredes entre as embalagens individuais e/ou grupos de embalagens, para assim fornecer isolamento elétrico. A tampa (ou tampas) frontal e/ou posterior do sistema de amplificador de alta potência 700 pode incluir recursos para fornecer interfaces adequadas a um ou mais outros sistemas. Por exemplo, uma tampa de lado superior pode ter uma abertura de guia de onda associada à mesma, enquanto uma tampa de parte posterior pode ter uma cavidade curta posterior para fazer interface do sistema de amplificador de alta potência 700 com um ou mais guias de onda.
[0074] A Figura 8 ilustra um layout plano de um chip semicondutor embalado 800 para um amplificador de alta potência em conformidade modularizado com uma ou mais modalidades da presente revelação. O chip semicondutor embalado 800 da Figura 8 compreende uma estrutura condutora incluindo uma pluralidade de pinos, que pode ser aproveitada para receber sinais de entrada de RF, bem como certos sinais de polarização de CC. Por exemplo, um primeiro bloco 833 da estrutura condutora pode ser usado para receber uma entrada (por exemplo, porta) do sinal de uma placa de circuito em um lado 801 da conexão a embalagem 830, sendo que o sinal de polarização pode ser acoplado a um bloco de CC 819 formado sobre o substrato 810 com o uso de uma ou mais ligações de fio 838, ou outro tipo de conexão elétrica. A polarização de entrada pode ser adicionalmente roteada do bloco de CC 819 para o terminal de entrada 811 dos transistores configurados em paralelo 815, e adicionalmente para um bloco de CC 816 em um lado oposto 802 dos transistores configurados em paralelo 815. O bloco de CC 816 pode ser acoplado a outro pino 837 da estrutura condutora por uma ou mais ligações de fio 839. Os pinos 833 e 837 podem ser vantajosamente pinos dispostos em lados opostos 801, 802 do transistores configurados em paralelo 815 e/ou embalagem 830, de modo que a trajetória de roteamento 873 entre os pinos 833, 837 no substrato 810 permita que os sinais de polarização de entrada sejam recebidos
32 / 49 a partir da placa de circuito na qual o dispositivo semicondutor 800 é montado no pino 833 e emitidos adicionalmente no pino 837 no lado oposto 802 da embalagem de chip 830. Conforme descrito acima, a trajetória de acoplamento 873 acoplando os pinos de entrada de polarização de entrada/porta 833 e saída 837 pode permitir a ligação em cascata do chip semicondutor embalado 800 em paralelo, conforme descrito em detalhes neste documento. Por exemplo, quando dois chips semicondutores embalados de acordo com modalidades da presente revelação são colocados lado a lado em uma configuração paralela, uma conexão fora de bordo simples entre a conexão de pino de tensão de entrada/porta de um lado de uma das embalagens e a conexão de pino de tensão de entrada/porta do um lado oposto da outra embalagem pode permitir a ligação em cascata de polarização de entrada (ou saída), de modo que o roteamento da placa de circuito de múltiplas camadas não precise dispor os chips em cascata em paralelo e/ou série.
[0075] O chip semicondutor embalado 800 pode vantajosamente compreender o circuito de bloqueio de CC 871 entre o bloco de entrada de RF 812 e o terminal de entrada 811 dos transistores configurados em paralelo 815. O circuito de bloqueio de CC 871 pode compreender um ou mais capacitores e/ou de outros elementos de circuito passivos. O circuito de bloqueio de CC 871 pode servir para bloquear qualquer saída de polarização de saída de CC que possa estar presente no bloco de entrada 812 do substrato 810 a partir de um sinal de polarização de saída associado ao estágio anterior de uma arquitetura de amplificador de potência modularizada de acordo com modalidades da presente revelação. Portanto, em algumas modalidades, a entrada de RF no substrato 810 pode ser bloqueada em CC, enquanto a saída de RF não é bloqueada em CC, de modo que a tensão polarização de saída/drenagem possa ser injetada em uma rede divisora/combinadora de RF implementada na placa de circuito sem exigir o circuito de bloqueio em CC adicionais fora do chip. Em algumas modalidades, a saída pode ser bloqueada
33 / 49 em CC, enquanto a entrada não é bloqueada em CC.
[0076] Em algumas modalidades, um amplificador de múltiplos estágios pode ser implementado no substrato 810. A adição de um estágio de amplificador adicional pode fornecer um uso mais eficiente do substrato de semicondutor 810 (por exemplo, matriz de GaN) em comparação com as modalidades que têm apenas um amplificador de estágio único devido às perdas de substrato durante a individualização de pastilha. O chip semicondutor embalado 800 pode compreender adicionalmente um acoplamento de polarização de saída 875 entre os estágios do substrato 810. Por exemplo, um sinal de polarização de saída pode ser recebido em um ou mais dos pinos de saída 832 da estrutura condutora. O pino (ou pinos) de saída 832 pode ser acoplado ao bloco de saída 813 do substrato 810 com o uso de uma ou mais ligações de fio 836, conforme mostrado. O sinal de polarização de saída (por exemplo, drenagem) recebido no bloco de saída 813 através dos fios de ligação 836 e o pino ("ou pinos") de saída 832 podem ser roteados 875 no substrato 810 a partir da saída do segundo estágio 825 do amplificador para a saída 821 do primeiro estágio 815 do amplificador. Portanto, em algumas modalidades, a polarização de saída/drenagem de todos os estágios do amplificador implementado no substrato 810 são conectadas ou encadeadas em conjunto no substrato 810. Em algumas modalidades, o substrato 810 compreende uma quantidade (por exemplo, uma quantidade mínima) de um circuito de correspondência 880 para fornecer correspondência de saída para o chip 800. Com uma quantidade mínima de circuito de correspondência em chip 880, o circuito de correspondência adicional necessário ou desejado pode ser realizado nos elementos parasíticos de interface da embalagem ou com o uso dos mesmos, conforme descrito acima. Em algumas modalidades, o substrato de semicondutor 810 compreende um ou ambos dentre circuito de estabilidade de reflexão e circuito de estabilidade de laço de implementados no mesmo.
[0077] Visto que o substrato de amplificador (por exemplo, GaN) 810
34 / 49 é relativamente pequeno em comparação com um amplificador de alta potência de múltiplos estágios implementado em uma única matriz de semicondutor, em que a arquitetura do amplificador de potência pode ser construída com o uso de muitos chips idênticos similares ao chip 800, esforços de projeto associados ao amplificador de alta potência podem ser vantajosamente focados em otimizar o tamanho e/ou desempenho de um único chip de relativamente pequeno (por exemplo, chip 800), sendo que os benefícios alcançados através de tal otimização podem ser amplificados pelo número de chips semicondutores embalados utilizados na arquitetura de amplificador de alta potência. Por exemplo, se uma arquitetura de amplificador de alta potência compreende 10 chips semicondutores embalados individuais, sendo que uma certa economia de custo é obtida para o projeto de chip semicondutor embalado, tais economias podem se traduzir em uma economia de 10 vezes em relação a todo o sistema de amplificador de alta potência. Além disso, devido ao fato de que o tamanho do chip 800 é relativamente pequeno, o rendimento do substrato de amplificador 810 pode ser significativamente mais alto do que para uma arquitetura de amplificador de alta potência implementado com muitos dispositivos ativos a mais em uma única matriz/substrato relativamente grande (por exemplo, GaN).
[0078] Embora certas tecnologias de interface sejam descritas na presente invenção, deve ser entendido que qualquer tecnologia de interface pode ser usada para fazer interface com uma matriz de amplificador de semicondutor (por exemplo, GaN) de acordo com a presente revelação com uma placa de circuito, substrato e/ou material para embalagem. Tais tecnologias de interface alternativas incluem, porém sem limitação, tecnologia de flip-chip e padronização de lado posterior de matriz com via de sinal. Por exemplo, pode ser usada tecnologia de flip-chip para fazer interface de matriz de amplificador 810 com uma embalagem sem condutores, ou com uma placa de circuito impresso diretamente. Em tais casos, direcionar o calor para longe
35 / 49 da matriz de amplificador 810 pode ser relativamente mais difícil. Além disso, a montagem pode ser relativamente mais complexa, e pode ocorrer oscilação devido ao aterramento insuficiente em algumas implementações. Além disso, tais tecnologias de interface podem colocar limites na espessura da matriz/pastilha. Em algumas modalidades, a tecnologia flip-chip pode ser usada na parte posterior da matriz 810 com o uso de técnicas de impacto padrão e vias de sinal. Apesar de placas de circuito impresso serem descritas na presente invenção, deve ser entendido que materiais além de placas de circuito impresso padrão podem ser usados para combinar chips semicondutores embalados em conjunto em arquiteturas de amplificador de potência conforme descrito na presente invenção.
[0079] Em algumas modalidades, os sistemas de amplificador de alta potência podem utilizar arquitetura de chaveamento de quadratura para fornecer funcionalidade de chaveamento sem exigir um circuito de chaveamento na saída e/ou entrada do sistema. Essa funcionalidade de chaveamento pode ser realizada ligando ou desligando as porções adequadas do sistema de amplificador, o que pode reduzir a perda de saída e/ou aumentar a potência de saída e eficiência adicionada de potência. Além disso, evitando o uso de um componente de circuito de chaveamento, economias adicionais podem ser alcançadas em relação ao custo, simplicidade e/ou a produtividade dos componentes.
[0080] A Figura 9 ilustra uma arquitetura para um dispositivo de chaveamento de quadratura modularizado 900 incluindo uma pluralidade de chips de amplificador de semicondutor embalado e uma pluralidade de 90° de dispositivos híbridos. Uma chave como aquela mostrada na Figura 9 utiliza faseamento adequado para obter uma saída seletiva em um dos dois terminais de saída 952, 953. Por exemplo, a arquitetura de chaveamento de quadratura 900 pode ser usada como uma chave de polaridade eletrônica, que pode ser configurada para comutar da polarização circular direita para a polarização
36 / 49 circular esquerda dependente dos estados dos grupos de amplificadores 987 e
988. Por exemplo, quando os amplificadores 987 estiverem em uma configuração LIGADA e os amplificadores 988 estiverem em uma configuração DESLIGADA, o sinal de saída de RF pode ser fornecido na porta de saída de RF 953, ao passo que, quando os amplificadores 987 estiverem em uma configuração DESLIGADA e os amplificadores 988 estiverem em uma configuração LIGADA, o sinal de saída de RF pode ser fornecido na porta de saída de RF 952. Para implementar tal funcionalidade, os dispositivos híbridos de 90° (por exemplo, 983) podem ser configurados para somar a potência de sinal na respectiva porta de saída de RF. Uma arquitetura de chaveamento de quadratura como aquela da Figura 9 pode ser particularmente desejável ou aplicável para aplicações de potência relativamente alta a fim de reduzir as perdas. Além disso, a implementação de uma arquitetura de chaveamento de quadratura em uma configuração modularizada conforme mostrado na Figura 9 pode proporcionar melhor isolamento entre trajetórias de saída em comparação com dispositivos de chaveamento de chip único. Em algumas modalidades, os sinais de polarização de CC podem ser fornecidos ao circuito 900 através da porta isolada de um circuito híbrido de 90°.
[0081] Na arquitetura 900, os chips de amplificador de semicondutor embalados 930 podem ser vantajosamente ligados em cascata em paralelo em relação às conexões e sinais de polarização de entrada/porta e/ou conexões e sinais de polarização de saída/drenagem usando traços a bordo configuradas para injetar o sinal de polarização nas trajetórias de saída dos chips semicondutores embalados 930. Nos estágios do amplificador, como o estágio do amplificador 925, o sinal de polarização de saída/drenagem pode ser injetado no terminal (ou terminais) 975. Em relação ao estágio do amplificador 987, 988, a polarização de saída/drenagem pode ser injetada em uma porta isolada 991 dos respectivos dispositivos híbridos de 90° 982. Em modalidades nas quais os chips semicondutores embalados individuais 930 incluem
37 / 49 múltiplos estágios de amplificador, acoplamento entre saídas dos estágios pode ser implementado na matriz de semicondutor dentro da embalagem de chip, conforme descrito acima em relação à Figura 8.
[0082] No que diz respeito à polarização de entrada/porta, os chips semicondutores embalados individuais 930 podem ter trajetórias de acoplamento de polarização de entrada/porta de pino para pino internas, conforme descrito em detalhes acima em relação à Figura 8. Por exemplo, pinos de contato das estruturas condutoras dos chips semicondutores embalados em lados opostos das mesmas podem ser acoplados através da entrada do amplificador para permitir a ligação em cascata, conforme descrito em detalhes acima. Em algumas implementações, a arquitetura de chaveamento de quadratura modularizada 900 da Figura 9 pode ser implementada com uma parede ou estrutura de isolamento de radiofrequência entre as metades superior e inferior da chave.
[0083] Com referência novamente à Figura 2, chips semicondutores embalados modularizados de acordo com a presente revelação podem vantajosamente incluir um circuito de correspondência de entrada e/ou saída ou ser conectados ao mesmo para fornecer correspondência de entrada e/ou saída desejável para uma operação do amplificador de potência eficiente. Em algumas implementações, a impedância da interface de matriz de semicondutor pode ser não padrão (isto é, impedância diferente de 50 ohms), o que pode permitir que apenas parte do circuito de correspondência de RF seja implementada na matriz de semicondutor. Por exemplo, em algumas modalidades, uma matriz de semicondutores (por exemplo, matriz de GaN) de um chip semicondutor modularizado embalado de acordo com modalidades da presente revelação não tem circuito de correspondência na matriz para correspondência de impedância de entrada/saída e, portanto, uma impedância maior ou menor que 50 ohms pode ser apresentada na entrada do chip e/ou esperada na saída do chip.
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[0084] A Figura 10 ilustra uma arquitetura do amplificador de potência modularizada de acordo com modalidades da presente revelação, sendo que as interfaces de impedância de entrada 1012 e de saída 1011 para os vários estágios de amplificador são identificadas. Em algumas modalidades, uma correspondência de impedância de entrada desejável pode ser realizada ao menos em parte nos chips semicondutores embalados individuais através de parasíticos de embalagem em operação de alta frequência. Cada um dos chips semicondutores embalados pode ser projetado para ter uma impedância correlacionada de potência padronizada, que pode ser diferente das impedâncias de entrada/saída de 50 casas padrão. Dessa forma, os chips embalados projetados por fabricantes separados podem ser utilizáveis de forma substancialmente intercambiável em algumas implementações.
[0085] Em algumas modalidades, um chip semicondutor embalado modularizado de acordo com modalidades da presente revelação compreende um substrato de semicondutor de amplificador de um primeiro tipo (por exemplo, matriz de amplificador de GaN ou outra matriz de processo de semicondutor de custo alto) bem como circuitos de correspondência de entrada e/ou saída implementados em um ou mais substratos de semicondutor separados de um ou mais outros tipos usados para circuitos de correspondência de entrada e/ou saída (por exemplo, de GaAs) dentro de uma única embalagem.
[0086] A Figura 11 ilustra um chip semicondutor embalado 1100 que inclui amplificador e matriz compatível separados dentro de uma única embalagem de acordo com uma ou mais modalidades da presente revelação. O chip semicondutor embalado 1100 inclui uma matriz de amplificador 1110 incluindo um ou mais amplificadores. Por exemplo, na modalidade ilustrada, a matriz de amplificador 1110 (por exemplo, matriz de GaN) inclui amplificadores paralelos 1115a e 1115b. Embora dois amplificadores sejam mostrados, deve ser entendido que os princípios apresentados na presente invenção são aplicáveis à matriz de amplificador com qualquer número de
39 / 49 amplificadores implementados na mesma. A matriz de amplificador 1110 pode vantajosamente compreender um amplificador de dois estágios, conforme descrito na presente invenção.
[0087] O chip semicondutor embalado 1100 inclui uma matriz de correspondência de entrada 1181 que tem, implementado na mesma, o circuito de correspondência de entrada, que pode incluir uma ou mais linhas de transmissão, afunilamentos, combinadores/divisores e/ou outros tipos de dispositivos passivos, incluindo capacitores, resistores, indutores e similares. Por exemplo, na modalidade ilustrada, a matriz de correspondência de entrada 1181 inclui uma pluralidade de linhas de transmissão 1102. A matriz de correspondência de entrada 1181 pode ter vantajosamente uma interface 1113 para se acoplar eletricamente a uma placa de circuito impresso (PCB) na qual o chip semicondutor embalado 1100 é montado. Por exemplo, a interface 1113 pode ser similar, em certos aspectos, à interface 601 mostrada nas Figuras 6A e 6B e descrita em detalhes acima. A matriz de correspondência de entrada 1181 pode compreender adicionalmente uma ou mais interfaces 1109 para se acoplar eletricamente à matriz de amplificador de potência 1110. Essas interfaces são descritas em maiores detalhes abaixo em conexão com as Figuras 12A e 12B.
[0088] O chip semicondutor embalado 1100 pode compreender adicionalmente uma matriz de correspondência de saída 1183 tendo implementado na mesma um circuito de correspondência de saída, que pode incluir uma ou mais linhas de transmissão, afunilamentos, combinadores, divisores e/ou outros tipos de dispositivos passivos, incluindo capacitores, resistores, indutores e/ou similares. Por exemplo, na modalidade ilustrada, a matriz de correspondência de saída 1183 inclui uma pluralidade de linhas de transmissão 1103, bem como um combinador de potência 1104. A matriz de correspondência de saída 1183 pode ter vantajosamente uma interface 1117 para se acoplar eletricamente à PCB na qual o chip semicondutor embalado
40 / 49 1100 é montado. Por exemplo, a interface 1117 pode ser similar, em certos aspectos, à interface 601 mostrada nas Figuras 6A e 6B e descrita em detalhes acima. A matriz de correspondência de saída 1183 pode compreender adicionalmente uma ou mais interfaces 1111 para acoplamento à matriz de amplificador de potência 1110. Essas interfaces são descritas em maiores detalhes abaixo em conexão com as Figuras 12A e 12B. A configuração da Figura 11 pode fornecer vantajosamente ganho relativamente grande em uma única embalagem, dessa forma diminuindo potencialmente as preocupações ou problemas associados às perdas adicionais de circuito de correspondência de impedância implementado a bordo.
[0089] As Figuras 12A e 12B ilustram vistas superior e lateral, respectivamente, de uma interface entre uma matriz de amplificador de potência 1210 de um primeiro tipo de semicondutor (por exemplo, GaN) e uma matriz de circuito de correspondência 1280, que pode compreender um substrato de semicondutor diferente, como um substrato de custo relativamente mais baixo (por exemplo, GaAs). Em algumas modalidades, chips semicondutores embalados em conformidade com modalidades da presente revelação podem ter um ou mais recursos da interface ilustrada 1201 entre uma matriz de amplificador e uma matriz de correspondência de entrada e/ou matriz de correspondência de saída. Em algumas modalidades, a interface 1201 pode formar parte de um circuito de correspondência para a matriz de amplificador
1210.
[0090] A matriz de amplificador de potência 1210 e a matriz de circuito de correspondência 1280 podem ser acopladas com o uso de um ou mais fios de ligação 1236, conforme ilustrado. A matriz de amplificador de potência 1210 e a matriz de circuito de correspondência 1280 podem ser dispostas a qualquer distância d adequada ou desejável entre si. Por exemplo, em algumas modalidades, a matriz do amplificador 1210 e a matriz de circuito de correspondência 1280 são espaçadas aproximadamente 5 mm uma da outra.
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[0091] Em algumas modalidades, um chip de semicondutor embalado de acordo com modalidades da presente revelação inclui uma matriz de semicondutor de amplificador de potência tendo uma quantidade de pré- correspondência implementada na matriz de semicondutor de amplificador, em que nenhuma matriz de circuito de correspondência adicional é incluída na embalagem. A Figura 13 ilustra um chip semicondutor embalado 1300 que tem correspondência de impedância tanto em chip 1360 quanto fora do chip 1361 de acordo com uma ou mais modalidades da presente revelação. Em algumas modalidades, o substrato do amplificador de potência 1310 inclui uma ou mais linhas de transmissão, capacitores, resistores e/ou outros elementos passivos implementados no mesmo para a correspondência de impedância. A embalagem 1330 pode ser montada em uma placa de circuito 1340 tendo implementado na mesma um circuito de correspondência adicional 1361, que pode incluir uma ou mais linhas de transmissão, afunilamentos e/ou outros elementos passivos correspondentes. O circuito de correspondência 1361 pode ser implementado na placa 1340 e/ou em outro chip embalado montado na placa 1340.
[0092] Em algumas modalidades, as características de embalagem e interface de ligação de fio 1301 podem ser configuradas para executar parte da funcionalidade de correspondência de radiofrequência, enquanto a funcionalidade de correspondência restante pode ser implementada através de divisão e/ou combinação de radiofrequência e/ou outros elementos passivos implementados no substrato de semicondutor de potência interno 1310 do chip semicondutor embalado 1300. Em algumas modalidades, o circuito de correspondência no chip 1360 compreende um ou mais capacitores 1364 e uma ou mais linhas de transmissão 1363.
[0093] Para arquiteturas de amplificador de alta potência modularizadas de acordo com modalidades da presente revelação, a correspondência de impedância pode ser obtida com o uso de um ou mais
42 / 49 elementos correspondentes implementados no circuito de conectividade na placa de circuito entre os chips semicondutores embalados individuais.
[0094] A Figura 14 ilustra correspondência em chip entre chips de amplificador embalados 1430 em uma arquitetura de amplificador de alta potência modularizado de acordo com modalidades da presente revelação. Em algumas modalidades, a correspondência entre estágios é implementada entre chips de amplificador de semicondutor embalado em circuito de conectividade entre estágios e/ou chips de amplificador. Por exemplo, entre os estágios de amplificador, o circuito de correspondência a bordo de acordo com modalidades da presente descrição pode compreender, além de um ou mais divisores/combinadores 1403, uma ou mais linhas de transmissão 1401 e/ou afunilamentos 1402. Tais linhas de transmissão e/ou afunilamentos podem ter qualquer largura e/ou características de impedância adequadas ou desejáveis, e podem ser projetadas para correlacionar as cargas e impedâncias de entrada e/ou saída dos chips 1430
[0095] Conforme descrito na presente invenção, modalidades de chips semicondutores embalados de acordo com aspectos da presente revelação podem compreender uma matriz de amplificador de potência de estágio único (por exemplo, matriz de GaN) em uma embalagem sem condutores. Tal matriz de amplificador de estágio único pode ser implementada em qualquer forma adequada ou desejável. A Figura 15 ilustra uma implementação exemplificadora de uma matriz de amplificador de potência de estágio único que inclui um substrato de semicondutor 1510 implementado em uma embalagem de chip 1530. Os chips semicondutores embalados como o chip 1500 da Figura 15 podem ser dispostos em uma placa de circuito impresso em uma arquitetura do amplificador de alta potência modularizada. Por exemplo, em algumas modalidades, chips semicondutores embalados similares ao chip 1500 da Figura 15 podem ser dispostos de acordo com a arquitetura de três estágios do amplificador 300 da Figura 3, descrito em detalhes acima.
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[0096] A Figura 16 ilustra uma outra arquitetura exemplificativa de uma matriz de amplificador de potência de único estágio 1610 implementada em uma embalagem de chip 1630. A matriz de amplificador de potência 1610 pode compreender GaN ou outro tipo de substrato de semicondutor. Em algumas modalidades, a matriz de amplificador 1610 compreende dois grupos 1601, 1602 de transistores conectados em paralelo.
[0097] A Figura 17 ilustra uma arquitetura exemplificativa 1700 que pode ser usada para combinar chips similar àquela mostrada na Figura 16 em uma arquitetura de amplificador de alta potência modularizada. Conforme mostrado, uma arquitetura do amplificador de potência incluindo chips em conformidade com a Figura 16 pode compreender sete ou menos chips semicondutores embalados em algumas implementações. Para a arquitetura 1700 da Figura 17, todos os circuitos de bloqueio em CC e/ou polarização podem ser implementados vantajosamente na placa de circuito na qual os chips semicondutores embalados são montados.
[0098] A Figura 18 ilustra uma modalidade de uma matriz que compreende um amplificador de dois estágios compreendendo um substrato de semicondutor 1810 embalado em uma única embalagem sem condutores 1830. Por exemplo, a embalagem 1830 pode ser uma embalagem QFN, conforme descrito em detalhes neste documento. O chip semicondutor embalado 1800 pode compreender uma embalagem laminada multicamada. Em algumas modalidades, a tensão de polarização de entrada é fornecida em um primeiro pino 1833 da estrutura condutora da embalagem 1830 e é direcionado para um pino 1837 em um lado oposto da embalagem 1830 através do bloco de entrada de radiofrequência 1812 implementado no substrato de semicondutor 1810 e/ou contato elétrico 1806 eletricamente acoplado ao mesmo. O sinal de polarização de entrada pode ser fornecido para o segundo estágio 1825 através do acoplamento de fio de ligação 1807 a um bloco de polarização 1809 da matriz.
[0099] A tensão de polarização de saída pode ser fornecida em outro
44 / 49 pino 1893 e fornecida para saídas de estágio do amplificador através de acoplamento de fio de ligação 1808 à matriz/substrato 1810. Além disso, a fim de permitir a ligação em cascata, a tensão de saída pode ser fornecida em uma trajetória 1895 e roteada sob a camada de sinal de RF em uma camada de transmissão de sinal que é isolada da camada de sinal de RF por meio de uma camada de metal de referência de terra. Em algumas modalidades, um processo de via de fenda é implementado para permitir um layout mais compacto do dispositivo. A correspondência entre estágios pode ser implementada na matriz 1810 entre os estágios de amplificador.
[00100] As Figuras 19 a 21 ilustram arquiteturas de amplificador exemplificativas que podem incorporar chips semicondutores embalados modularizados de acordo com modalidades da presente descrição. Por exemplo, os chips individuais ilustrados nas Figuras 19 a 21 podem ser similares em certos aspectos ao chip semicondutor embalado 800 mostrado na Figura 8 e descrito acima.
[00101] A Figura 19 mostra uma arquitetura de amplificador de quatro estágios que compreende dois grupos de chips de amplificador de semicondutor embalado de dois estágios paralelos 1901, 1902. A Figura 20 mostra uma arquitetura de amplificador de quatro estágios 2000 incluindo um primeiro chip de semicondutor embalado de dois estágios 2001 acoplado a um grupo de chips semicondutores embalados de dois estágios paralelos 2002. Em algumas modalidades, o primeiro chip 2001 é um chip de amplificador de um estágio, enquanto os chips paralelos 2000 aos presentes chips de amplificador de dois estágios. Em tais modalidades, o amplificador 2000 pode ser um amplificador de 3 estágios. A Figura 21 ilustra uma arquitetura de amplificador 2100 que compreende um único grupo de chips de amplificador embalados conectados em paralelo de acordo com uma ou mais modalidades da presente revelação. Na arquitetura 2100 da Figura 21, tanto a rede de conexão de entrada quanto de saída dos chips são conectadas em conjunto.
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[00102] Conforme descrito em detalhes neste documento, arquiteturas de amplificador de alta potência modularizadas utilizando chips de semicondutor embalados separados acoplados eletricamente em uma placa de circuito impresso ou outro substrato pode permitir que uma porcentagem relativamente mais alta da área de matriz de semicondutor área (por exemplo, de área de matriz de GaN) seja alocada para transistores de amplificador ativos, e menos para o circuito passivo de correspondência. Por exemplo, isso pode ser realizado por meio de um ou mais dos seguintes processos e/ou recursos: fazer com que a impedância da interface de matriz de semicondutor tenha um valor não padrão (por exemplo, valor de impedância diferente de 50, ou a impedância que for conveniente), o que pode permitir que apenas parte ou nenhuma parte do circuito de correspondência de radiofrequência precise ser implementada na matriz de semicondutor; usar recursos de embalagem e/ou elementos de interface de ligação de fio para executar ao menos parte da correspondência de radiofrequência necessária ou desejada; e usar a placa de circuito ou outro substrato no qual chips semicondutores embalados são montados para toda ou parte da divisão/combinação de radiofrequência necessária ou desejada e/ou o restante do circuito de correspondência com radiofrequência. Para certas outras soluções de correspondência fora do chip, tais soluções podem ser apenas ser adequadas em frequências relativamente mais baixas, em que os elementos parasíticos das ligações de fio e/ou embalagem são relativamente pequenos. Em relação à operação de alta frequência de acordo com modalidades da presente revelação, algumas quantidades de correspondência de impedância podem ser vantajosamente implementadas na matriz de semicondutor a fim de fazer com que a matriz seja relativamente menos sensível aos elementos parasíticos das ligações de fio e/ou interface da embalagem, bem como para aproveitar tais elementos parasíticos como parte do circuito de correspondência de impedância necessário ou desejável.
[00103] As modalidades da presente revelação possibilitam a
46 / 49 configuração de inclinação de polarização de porta e/ou drenagem de uma maneira que permite que os chips semicondutores embalados de bloco de construção sejam dispostos em cascata em série para ganho mais alto e/ou em paralelo para dentro para fornecer escalabilidade de potência desejada. As trajetórias de entrada de radiofrequência podem ser bloqueadas por corrente contínua (CC), enquanto a saída de radiofrequência pode não ser bloqueada por CC, de modo que a tensão de drenagem/saída possa ser injetada na rede divisora/combinadora de radiofrequência sem exigir circuitos de bloqueio de CC fora do chip adicionais. A tensão de entrada/porta pode ser aplicada através de uma rede polarizada que pode ser interconectada a chips paralelos. Em algumas modalidades, todos os circuitos de estabilidade são incluídos no chip embalado, de modo que não seja necessário um contorno externo. Em algumas modalidades, tensões de porta e/ou drenagem de primeiro e segundo estágios ou são interconectadas na matriz do chip, de modo que conexões externas não são necessárias.
[00104] As modalidades da presente revelação podem fornecer vantajosamente flexibilidade de projeto e/ou simplicidade aprimoradas. Por exemplo, com chips de amplificador embalados em bloco de construção, amplificadores de potência de diferentes níveis de potência e/ou portas diferentes podem ser produzidos sem exigir ciclagem de fabricação adicional para a pastilha semicondutora, mas simplesmente modificando ou alterando as conexões ou as características da placa principal. Visto que o mesmo chip de bloco de construção é usado várias vezes, muito esforço de projeto/intensidade pode ser usado para otimizar o desempenho e/ou minimizar o tamanho da matriz devido ao retorno do investimento, visto que fazer isso tem uma maior multiplicador. Além disso, uma vez que os chips semicondutores embalados de bloco de construção da presente revelação dividem o perfil térmico de uma arquitetura do amplificador de potência e podem ser espalhados sobre a placa de circuito impresso tanto quanto necessário ou desejado, a embalagem pode
47 / 49 se tornar relativamente mais barata e pode não exigir tanto metal para a dissipação de energia térmica. Ou seja, o projeto de perfil térmico pode ser trocado pelo tamanho da placa de circuito impresso. Observações gerais
[00105] A menos que o contexto requeria claramente de outro modo, ao longo da descrição e das reivindicações, as palavras "compreender", "compreendendo" e similares devem ser interpretadas em um sentido inclusivo, em oposição a um sentido exclusivo ou exaustivo; ou seja, no sentido de "incluindo, porém sem limitação". A palavra "acoplado", como geralmente usado aqui, se refere a dois ou mais elementos que podem ser diretamente conectados, ou conectados por meio de um ou mais elementos intermediários. Adicionalmente, as palavras "aqui", "acima", "abaixo" e palavras de importância similar, quando usadas neste pedido, devem se referir a este pedido como um todo e não a quaisquer porções específicas deste pedido. Quando o contexto permite, palavras na Descrição acima, usando o número singular ou plural podem incluir também o número plural ou singular, respectivamente. A palavra "ou" em referência a uma lista de dois ou mais itens, tal palavra cobre todas as seguintes interpretações da palavra: qualquer um dos itens na lista, todos os itens na lista e qualquer combinação dos itens na lista.
[00106] Referência no decorrer desta revelação a "algumas modalidades", "certas modalidades" ou "uma modalidade" significa que um determinado recurso, estrutura ou característica descrita em conexão com a modalidade pode estar incluída em ao menos algumas modalidades. Dessa forma, os aparecimentos das frases "em algumas modalidades", "em certas modalidades" ou "em uma modalidade" em vários locais ao longo deste relatório descritivo não estão necessariamente todos se referindo à mesma modalidade, e podem se referir a uma ou mais das mesmas ou diferentes modalidades. Além disso, as modalidades apresentadas na presente invenção podem ou não ser modalidades da invenção. Por exemplo, as modalidades aqui
48 / 49 apresentadas podem, em parte ou no todo, incluir características e/ou componentes não inventivos. Além disso, os recursos, estruturas ou características específicas podem ser combinadas de qualquer maneira adequada, conforme seria evidente a uma pessoa de habilidade comum na técnica a partir desta descrição, em uma ou mais modalidades.
[00107] A descrição detalhada acima das modalidades da invenção não se destina a ser exaustiva ou limitar a invenção à forma precisa apresentada acima. Embora as modalidades específicas da, e exemplos para, a invenção estejam descritos acima para propósitos ilustrativos, várias modificações equivalentes são possíveis dentro do escopo da invenção, como os versados na técnica relevante reconhecem. Por exemplo, embora os processos ou blocos sejam apresentados em uma determinada ordem, modalidades alternativas podem executar rotinas com etapas, ou empregar sistemas com blocos, em uma ordem diferente, e alguns processos ou blocos podem ser apagados, movidos, adicionados, subdivididos, combinados e/ou modificados. Cada um desses processos ou blocos pode ser implementado em uma variedade de formas diferentes. Além disso, embora os processos ou blocos sejam, às vezes, mostrados como sendo executados em série, esses processos ou blocos podem ser executados em paralelo, ou podem ser executadas em momentos diferentes.
[00108] Os ensinamentos da invenção aqui fornecidos podem ser aplicados a outros sistemas, não necessariamente o sistema descrito acima. Os elementos e as ações das várias modalidades descritas acima podem ser combinados para fornecer modalidades adicionais.
[00109] Embora algumas modalidades das invenções tenham sido descritas, essas modalidades foram apresentadas somente a título de exemplo, e não se destinam a limitar o escopo da revelação. De fato, os métodos e sistemas inovadores aqui descritos podem ser incorporados em uma variedade de outras formas; além disso, várias omissões, substituições e alterações na forma dos métodos e sistemas descritos na presente invenção podem ser feitas
49 / 49 sem que se desvie do espírito da revelação.
As reivindicações em anexo e seus equivalentes são destinados a abranger tais formas ou modificações como abrangidos pelo escopo e espírito da revelação.

Claims (23)

REIVINDICAÇÕES
1. Chip semicondutor embalado (800) caracterizado por compreender: um substrato de semicondutor (810); um bloco de contato de entrada de radiofrequência (812) implementado no substrato de semicondutor; um bloco de contato de saída de radiofrequência (813) implementado no substrato de semicondutor; primeiro (819) e segundo (816) blocos de contato de corrente contínua (CC) implementados no substrato de semicondutor; e uma trajetória de acoplamento de polarização de entrada (873) implementada no substrato de semicondutor e acoplando eletricamente o primeiro bloco de contato de CC ao segundo bloco de contato de CC e ao bloco de contato de entrada; um ou mais transistores (815) implementados no substrato de semicondutor e tendo uma entrada acoplada ao bloco de contato de entrada; e uma estrutura condutora que compreende: um ou mais pinos de entrada de radiofrequência (831) eletricamente acoplados ao bloco de contato de entrada; um ou mais pinos de saída de radiofrequência (832) eletricamente acoplados ao bloco de contato de saída; e primeiro (833) e segundo (837) pinos de polarização de entrada acoplados eletricamente ao primeiro e ao segundo blocos de contato de CC, respectivamente.
2. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por o um ou mais transistores (815) serem configurados para receber um sinal de polarização de saída de ao menos um dentre o um ou mais pinos de saída de radiofrequência (832) da estrutura condutora.
3. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por o primeiro (819) e segundo (816) blocos de contato de CC serem dispostos em lados opostos do bloco de contato de entrada (812).
4. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por: o um ou mais transistores compreendem uma pluralidade de transistores de efeito de campo; e o bloco de contato de entrada ser eletricamente acoplado às portas da pluralidade de transistores de efeito de campo.
5. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por a trajetória de acoplamento de polarização de entrada (873) permitir uma ligação em cascata paralela do chip semicondutor embalado (800) com outro chip semicondutor embalado.
6. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por compreender adicionalmente um circuito de bloqueio de CC (871) implementado no substrato de semicondutor (810) e configurado para bloquear a corrente CC entre o bloco de contato de entrada (812) e as entradas do um ou mais transistores (815).
7. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por compreender adicionalmente: um primeiro estágio do amplificador incluindo o um ou mais transistores (815); e um segundo estágio do amplificador (825) que tem uma entrada acoplada a uma saída do primeiro estágio do amplificador.
8. Chip semicondutor embalado (800) de acordo com a reivindicação 7, caracterizado por o segundo estágio do amplificador ser bloqueado em CC a partir do primeiro estágio do amplificador.
9. Chip semicondutor embalado (800) de acordo com a reivindicação 7, caracterizado por compreender adicionalmente uma trajetória de acoplamento de polarização de saída que acopla eletricamente uma saída do segundo estágio do amplificador com a saída do primeiro estágio do amplificador.
10. Chip semicondutor embalado (800) de acordo com a reivindicação 7, caracterizado por: o segundo estágio do amplificador (825) compreender uma pluralidade de transistores conectados em paralelo; e entradas da pluralidade de transistores serem eletricamente acopladas.
11. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por a estrutura condutora ser um componente de uma embalagem sem condutores plana (830).
12. Chip semicondutor embalado (800) de acordo com a reivindicação 1, caracterizado por compreender adicionalmente um circuito de correspondência de saída (1360) disposto no interior da embalagem (830, 1330).
13. Chip semicondutor embalado (800) de acordo com a reivindicação 12, caracterizado por o circuito de correspondência de saída (1360) ser implementado no substrato de semicondutor (810, 1310).
14. Amplificador de potência (300, 700) caracterizado por compreender: uma placa de circuito impresso (340, 740); uma pluralidade de chips semicondutores embalados (351 a 364, 730, 731) montados na placa de circuito impresso em uma configuração de amplificador de potência, cada um dentre a pluralidade de chips semicondutores embalados compreendendo: um substrato de semicondutor; um bloco de contato de entrada de radiofrequência (812) implementado no substrato de semicondutor;
um bloco de contato de saída de radiofrequência (813) implementado no substrato de semicondutor; primeiro (819) e segundo (816) blocos de contato de corrente contínua (CC) implementados no substrato de semicondutor; uma trajetória de acoplamento de polarização de entrada (873) implementada no substrato de semicondutor e acoplando eletricamente o primeiro bloco de contato de CC ao segundo bloco de contato de CC e ao bloco de contato de entrada; um ou mais transistores (815) implementados no substrato de semicondutor e tendo uma entrada acoplada ao bloco de contato de entrada; uma estrutura condutora que compreende um ou mais pinos de entrada de radiofrequência eletricamente acoplados ao bloco de contato de entrada, um ou mais pinos de saída de radiofrequência acoplados eletricamente ao bloco de contato de saída, e primeiro e segundo pinos de polarização de entrada acoplados eletricamente ao primeiro e ao segundo blocos de contato de CC, respectivamente; e uma embalagem de montagem superficial que ao menos parcialmente aloja o substrato de semicondutor e a estrutura condutora.
15. Amplificador de potência (300, 700) de acordo com a reivindicação 14, caracterizado por a pluralidade de chips semicondutores embalados serem idênticos.
16. Amplificador de potência (300, 700) de acordo com a reivindicação 14, caracterizado por a pluralidade de chips semicondutores embalados compreender: um primeiro conjunto de chips semicondutores embalados paralelos; e um segundo conjunto de chips semicondutores embalados paralelos; em que cada um dentre o primeiro conjunto de chips semicondutores embalados paralelos é conectado em série com ao menos um dentre o segundo conjunto de chips semicondutores embalados paralelos.
17. Amplificador de potência (300, 700) de acordo com a reivindicação 14, caracterizado por compreender adicionalmente um circuito de correspondência (1361) implementado na placa de circuito impresso (340, 740) configurado para combinar com elementos parasíticos da pluralidade de chips semicondutores embalados para fornecer correspondência de impedância para a pluralidade de chips semicondutores embalados para operação de alta frequência.
18. Amplificador de potência (300, 700) de acordo com a reivindicação 17, caracterizado por a operação de alta frequência corresponder à banda de frequência Ka.
19. Método de fabricação de um amplificador de potência, sendo que o método é caracterizado por compreender: fornecer uma pluralidade de chips semicondutores embalados (351 a 364, 730, 731), cada um incluindo respectivas trajetórias de acoplamento de polarização interna (873) acoplando eletricamente um primeiro bloco de contato de corrente contínua (CC) (819), um segundo bloco de contato de CC (816) e um terminal de entrada (811) dos respectivos chips semicondutores embalados; fornecer uma primeira placa de circuito (340, 740); formar as primeiras conexões elétricas (342, 343) na primeira placa de circuito para conectar a um primeiro subconjunto (351 a 364, 730, 731) da pluralidade de chips semicondutores embalados; e montar à superfície o primeiro subconjunto da pluralidade de chips semicondutores embalados na primeira placa de circuito em uma primeira configuração de amplificador de potência de múltiplos estágios; em que as primeiras conexões elétricas compreendem conexões de ligação em cascata paralelas (747) entre pelo menos dois dentre o primeiro subconjunto da pluralidade de chips semicondutores embalados.
20. Método, de acordo com a reivindicação 19, caracterizado por compreender adicionalmente, após a dita montagem à superfície do primeiro subconjunto da pluralidade de chips semicondutores embalados: fornecer uma segunda placa de circuito (340, 740); formar as segundas conexões elétricas (342, 343) na segunda placa de circuito para conectar a um segundo subconjunto (351 a 364, 730, 731) da pluralidade de chips semicondutores embalados; e montar à superfície o segundo subconjunto da pluralidade de chips semicondutores embalados na segunda placa de circuito em uma segunda configuração de amplificador de potência de múltiplos estágios, em que a segunda configuração de amplificador de potência de múltiplos estágios tem um número maior de estágios de amplificador do que a primeira configuração de amplificador de potência de múltiplos estágios; em que as segundas conexões elétricas compreendem conexões de ligação em cascata paralelas (747) entre pelo menos dois dentre o segundo subconjunto da pluralidade de chips semicondutores embalados.
21. Método de acordo com a reivindicação 19, caracterizado por compreender adicionalmente determinar valores de polarização para o primeiro subconjunto da pluralidade de chips semicondutores embalados com base em elementos parasíticos do primeiro subconjunto da pluralidade de chips semicondutores embalados em uma alta frequência operacional.
22. Método de acordo com a reivindicação 19, caracterizado por compreender ainda determinar um número de chips semicondutores embalados dentre a pluralidade de chips semicondutores embalados para conectar em paralelo após o dito fornecimento da pluralidade de chips semicondutores embalados.
23. Método de acordo com a reivindicação 19, caracterizado por compreender ainda determinar um número de chips semicondutores embalados dentre a pluralidade de chips semicondutores embalados para conectar em série após o dito fornecimento da pluralidade de chips semicondutores embalados.
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