CN111277226A - 具有管芯上组合节点结构的一体成型的多路径功率放大器 - Google Patents

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格扎维埃·于埃
玛格丽特·A·斯马诺夫斯基
傅欣
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Abstract

一种多路径放大器(例如，多尔蒂放大器)包括半导体管芯、射频(RF)信号输入端子、与所述半导体管芯一体成型的组合节点结构，和与所述管芯一体成型的第一放大器和第二放大器(例如，主放大器和峰值放大器)。所述第一放大器和所述第二放大器的输入电耦合到所述RF信号输入端子。多个接合线连接于所述第一放大器的输出与所述组合节点结构之间。所述第二放大器的输出电耦合到所述组合节点结构(例如，通过具有可忽略的相位延迟的导电路径)。所述第一放大器和所述第二放大器的所述输出之间的相位延迟基本上等于90度。所述第二放大器可划分成物理地位于所述第一放大器的相对侧上的两个放大器部分。

Description

具有管芯上组合节点结构的一体成型的多路径功率放大器
技术领域
本文中所描述的主题的实施例大体上涉及多路径功率放大器，且更具体地说，涉及多尔蒂(Doherty)功率放大器。
背景技术
典型的多尔蒂功率放大器(PA)包括用以接收和划分输入射频(RF)信号的信号分离器、用以放大来自分离器的第一信号的主放大器、用以放大来自分离器的第二信号的峰值放大器、用以组合来自主放大器和峰值放大器的放大后的信号的信号组合器，及用以确保放大后的信号同相组合且所需阻抗存在于多尔蒂PA的各个点处的各种阻抗变换和相位延迟元件。信号分离器和信号组合器通常实施于印刷电路板(PCB)衬底上，并且主放大器和峰值放大器使用以物理方式耦合到PCB衬底的一个或多个离散封装的装置来实施。
在现代无线4G和5G通信系统中，RF功率放大器的设计变得更复杂。这些系统中的一些需要PA在非常低的功率输出回退(例如，8到12分贝(dB))下操作以获得良好的线性度，同时限制与高峰值平均功率比相关联的信号压缩并实现高功率增加效率。多尔蒂PA和倒置的多尔蒂PA配置在无线基站中仍然流行。然而，需要高水平的集成以满足现代无线标准的严格要求，包括提供宽的瞬时带宽和高效率。
发明内容
根据本发明的第一方面，提供一种多路径放大器，包括：
半导体管芯；
射频RF信号输入端子；
组合节点结构，其与所述半导体管芯一体成型；
第一放大器，其与所述半导体管芯一体成型，其中所述第一放大器的输入电耦合到所述RF信号输入端子；
多个接合线，其连接于所述第一放大器的输出与所述组合节点结构之间；及
第二放大器，其与所述半导体管芯一体成型，其中所述第二放大器的输入电耦合到所述RF信号输入端子，并且所述第二放大器的输出电耦合到所述组合节点结构。
在一个或多个实施例中，所述组合节点结构包括暴露在半导体管芯的顶部表面处的细长导电接合衬垫。
在一个或多个实施例中，所述第二放大器的所述输出运用具有可忽略的相位延迟的导电路径连接到所述组合节点结构。
在一个或多个实施例中，所述第一放大器的所述输出与所述第二放大器的所述输出之间的相位延迟基本上等于90度。
在一个或多个实施例中，所述多路径放大器进一步包括耦合在所述第一放大器的所述输出与接地参考之间的一个或多个电容器，其中所述第一放大器的所述输出与所述第二放大器的所述输出之间的所述相位延迟由CLC拓扑产生，所述CLC拓扑包括所述第一放大器的所述输出处的漏极-源极电容、所述一个或多个电容器的电容、所述多个接合线的电感，和所述第二放大器的所述输出处的漏极-源极电容的至少一部分。
在一个或多个实施例中，所述半导体管芯包括基础半导体衬底，所述基础半导体衬底具有在约1000ohm/cm到约100,000ohm/cm或更大的范围中的体电阻率。
在一个或多个实施例中，所述第二放大器划分成物理地位于所述第一放大器的相对侧上的两个放大器部分。
在一个或多个实施例中，所述第一放大器包括第一两级放大器，所述第一两级放大器具有在第一级联布置中耦合在所述RF信号输入端子与所述组合节点结构之间的第一前置放大器晶体管和第一末级放大器晶体管；且
所述第二放大器包括第二两级放大器，所述第二两级放大器具有在第二级联布置中耦合在所述RF信号输入端子与所述组合节点结构之间的第二前置放大器晶体管和第二末级放大器晶体管。
在一个或多个实施例中，所述第一前置放大器晶体管包括具有第一栅极端子和第一漏极端子的第一场效应晶体管FET，其中所述第一栅极端子耦合到所述RF信号输入端子；
所述第一末级放大器晶体管包括具有第二栅极端子和第二漏极端子的第二FET，其中所述第二栅极端子电耦合到所述第一漏极端子，并且所述第二栅极端子电耦合到所述组合节点结构；
所述第二前置放大器晶体管包括具有第三栅极端子和第三漏极端子的第三FET，其中所述第三栅极端子耦合到所述RF信号输入端子；且
所述第二末级放大器晶体管包括具有第四栅极端子和第四漏极端子的第四FET，其中所述第四栅极端子电耦合到所述第三漏极端子，并且所述第四栅极端子电耦合到所述组合节点结构。
在一个或多个实施例中，所述多路径放大器进一步包括：
集成信号分离器，其电耦合于所述RF信号输入端子、所述第一放大器的所述输入与所述第二放大器的所述输入之间，其中所述集成信号分离器被配置成将在所述RF信号输入端子处接收的输入RF信号划分成多个RF信号以供所述第一放大器和所述第二放大器放大。
根据本发明的第二方面，提供一种多尔蒂放大器集成电路，包括根据第一方面所述的多路径放大器，
其中所述组合节点结构包括暴露在半导体管芯的顶部表面处的导电接合衬垫，
其中所述第一放大器是主放大器，其包括具有第一漏极端子的第一场效应晶体管FET，所述第一漏极端子形成所述第一放大器的所述输出，其中所述第一放大器的所述输入是所述主放大器的第一输入，
其中，所述第二放大器是峰值放大器。
在一个或多个实施例中，所述峰值放大器被划分成物理地位于所述第一放大器的相对侧上的第一峰值放大器部分和第二峰值放大器部分，其中第一峰值放大器部分包括第二输入和具有第二漏极端子的第二FET，所述第二漏极端子电耦合到所述组合节点结构，并且第二峰值放大器部分包括第三输入和具有第三漏极端子的第三FET，所述第三漏极端子电耦合到所述组合节点结构，且
所述组合节点结构具有从所述第二FET的所述第二漏极端子的外端延伸到所述第三FET的所述第三漏极端子的外端的长度。
在一个或多个实施例中，所述第二漏极端子和所述第三漏极端子各自运用具有可忽略的相位延迟的导电路径连接到所述组合节点结构。
在一个或多个实施例中，所述第一FET的所述第一漏极端子与所述第二FET的所述第二漏极端子之间的传输路径在所述多尔蒂放大器的中心操作频率下具有基本上等于90度的相位延迟；且
所述第一FET的所述第一漏极端子与所述第三FET的所述第三漏极端子之间的传输路径在所述多尔蒂放大器的所述中心操作频率下具有基本上等于90度的相位延迟。
在一个或多个实施例中，所述多尔蒂放大器集成电路进一步包括：
一个或多个电容器，其耦合在所述第一FET的所述第一漏极端子与接地参考与之间，且其中
所述第一FET的所述第一漏极端子与所述第二FET的所述第二漏极端子之间的所述相位延迟由CLC拓扑产生，所述CLC拓扑包括所述第一FET的所述第一漏极端子处的漏极-源极电容、所述一个或多个电容器的电容、所述多个接合线的电感、所述组合节点结构的第一部分的电感，和所述第二FET的所述第二漏极端子处的漏极-源极电容的至少一部分，且
所述第一FET的所述第一漏极端子与所述第三FET的所述第三漏极端子之间的所述相位延迟由CLC拓扑产生，所述CLC拓扑包括所述第一FET的所述第一漏极端子处的所述漏极-源极电容、所述一个或多个电容器的所述电容、所述多个接合线的所述电感、所述组合节点结构的第二部分的电感，和所述第三FET的所述第三漏极端子处的漏极-源极电容的至少一部分。
在一个或多个实施例中，所述多尔蒂放大器集成电路进一步包括：
信号分离器，其电耦合于所述RF信号输入端子、所述主放大器的所述第一输入、所述第一峰值放大器部分的所述第二输入与所述第二峰值放大器部分的所述第三输入之间，其中所述信号分离器被配置成将在所述RF信号输入端子处接收的输入RF信号划分成至少三个RF信号以供所述主放大器、所述第一峰值放大器部分和所述第二峰值放大器部分放大。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
可结合以下图式考虑，通过参考具体实施方式和权利要求书得到对主题的更完整理解，其中类似附图标记在各图中指代相似元件。
图1是根据例子实施例的集成多尔蒂功率放大器的简化示意图；
图2是根据例子实施例的多尔蒂功率放大器集成电路(IC)的俯视图；
图3是根据例子实施例的图2的多尔蒂放大器IC沿着线3-3的横截面侧视图；
图4是根据例子实施例的多尔蒂功率放大器的信号分离器的简化示意图；
图5是根据例子实施例的适于集成在多尔蒂功率放大器IC中的集成信号分离器的俯视图；
图6是根据例子实施例的封装于大功率封装中的多尔蒂放大器装置的俯视图；
图7是根据例子实施例的耦合到印刷电路板衬底的封装的多尔蒂放大器装置的俯视图；且
图8是根据例子实施例的制造多尔蒂功率放大器IC和封装的多尔蒂放大器装置的方法的流程图。
具体实施方式
本发明主题的实施例包括具有连接到多个放大器路径的输出的管芯上信号组合器的单片(即，在单个半导体管芯中和/或上一体成型)多路径功率放大器(例如，多尔蒂放大器)。在常规的多尔蒂放大器中，用于主放大器和峰值放大器的不同管芯封装于离散功率放大器装置中，并且放大后的主信号和峰值信号通过单独的输出引线提供。放大后的主信号和峰值信号接着通过实施于印刷电路板(PCB)上的多尔蒂组合器组合到一起，离散功率放大器装置耦合到所述印刷电路板。在大批量生产环境中，归因于主功率放大器管芯和峰值功率放大器管芯的放置公差、装置内的接合线长度和高度的变化以及用于在PCB层级处实施多尔蒂组合器的结构的变化，常规的多尔蒂放大器会出现各种性能问题。
本文中所公开的多尔蒂放大器的实施例可通过将主放大器和峰值放大器以及信号组合器集成在单个集成电路管芯内来减少此类性能问题。这些实施例去除了与管芯放置相关联的装置间的生产变化，并且还可能会引起接合线长度和高度变化。因此，可生产具有更恒定的RF性能的多尔蒂放大器。
另外，在各个实施例中，信号组合器运用单个导电结构来实施，所述导电结构在管芯中一体成型并且直接耦合到峰值晶体管的漏极端子。此外，管芯包括高电阻率衬底，其使得信号组合器能够示出可接受的低损耗。
因为非常接近于峰值放大器的本征漏极实施信号组合器，所以可实现90-0多尔蒂放大器。主放大器输出与峰值放大器输出之间的90度相位差包括具有CLC拓扑的模拟四分之一波长传输线。CLC拓扑包括主晶体管和峰值晶体管的漏极-源极电容，结合在主放大器输出与多尔蒂组合结构之间实施的电感。在一实施例中，使用(从主放大器漏极端子)发射并且(在信号组合器上)着落的接合线获得电感。因为主放大器漏极端子和信号组合器在同一管芯中和上一体成型，所以接合线长度和高度可受到严格控制，并且因此当与常规的多尔蒂放大器实施方案比较时，电感值公差得以改进。
多尔蒂放大器IC的下文描述并示出的实施例对应于包括主放大器和一个峰值放大器的两路多尔蒂放大器。尽管未明确地示出，但其它实施例可包括“N路”多尔蒂功率放大器，其中N＞2，其中峰值放大器的数目等于N-1。
图1是根据例子实施例的集成多尔蒂功率放大器100的简化示意图。多尔蒂放大器100包括输入节点102、输出节点192、功率分离器104(或分离器)、主放大路径120、峰值放大路径111，及组合节点结构190。负载196可耦合到组合节点结构190(例如，通过阻抗变换器，未示出)以从放大器100接收放大后的RF信号。
多尔蒂功率放大器100被视为“两路”多尔蒂功率放大器，其包括一个主放大器120和一个峰值放大器140。主放大器120提供沿着第一放大路径110的放大，并且峰值放大器140提供沿着第二放大路径111的放大。在图1中所描绘的实施例中，峰值放大器140是“分开的”，因为由峰值放大器140执行的放大实际上由两个基本上相同的峰值放大器部分140′、140″(被集体地称作峰值放大器140)沿着两个平行并且基本上相同的放大路径111′、111″(被集体地称作放大路径111)执行。如将结合图2更详细地解释，根据实施例，峰值放大路径111′、111″以物理方式位于主放大路径110的相对侧上。
尽管主放大器120和峰值放大器140可具有相等大小(例如，在具有1∶1主峰大小比的对称多尔蒂配置中)，但主放大器120和峰值放大器140也可具有不相等大小(例如，在各个不对称多尔蒂配置中)。在不对称两路多尔蒂放大器配置中，峰值功率放大器140通常比主功率放大器120大某一倍数。举例来说，峰值功率放大器140可以是主功率放大器120的大小的两倍，使得峰值功率放大器140的载流能力是主功率放大器120的两倍。也可实施除1：2比率以外的不对称主峰放大器大小比率。
功率分离器104被配置成将在输入节点102处接收的输入RF信号的功率划分成输入信号的主要部分和峰值部分。因为峰值放大器140是使用两个峰值放大器部分140′、140″实施，如上文所解释，所以输入信号的峰值部分实际由两个峰值输入信号组成。因此，功率分离器104被配置成将在输入节点102处接收的输入RF信号的功率划分成输入信号的一个主要部分和输入信号的两个峰值部分。主输入信号在功率分离器输出106处被提供到主放大路径120，且峰值输入信号在功率分离器输出107和108处被提供到峰值放大路径111′、111″。在操作期间，在满功率模式中，当主放大器120和峰值放大器140(包括140′和140″)将电流供应到负载196时，功率分离器104在放大路径110、111′、111″之间划分输入信号功率。
举例来说，功率分离器104可同等地划分功率，使得输入信号功率的大致三分之一被提供到每一路径110、111′、111″。举例来说，当多尔蒂放大器100具有不对称多尔蒂放大器配置时可能是这种状况，其中峰值放大器140是主放大器120的大小的大约两倍(即，多尔蒂放大器100具有1：2主峰大小比率的不对称配置)。在1∶2主峰大小比率的情况下，峰值放大器部分140′、140″的组合大小约为主放大器120的大小的两倍，这可在放大器120、140′、140″中的每一个在大小上大约相等时实现。或者，功率分离器104可不相等地划分功率，尤其当多尔蒂放大器100具有除1∶2主峰大小比率以外的不对称配置时，或当多尔蒂放大器100具有对称配置时。在对称多尔蒂放大器配置的状况下，峰值放大器140的大小约等于主放大器120的大小(即，多尔蒂放大器100具有1∶1主峰大小比率的对称配置)。在1∶1主峰大小比率的情况下，峰值放大器部分140′、140″的组合大小约等于主放大器120的大小，这可在放大器140′、140″中的每一个约为放大器120的大小的一半时实现。在所述状况下，功率分离器104可划分功率，使得输入信号功率的约一半在功率分离器输出106处被提供到主放大路径120，并且输入信号功率的约四分之一在功率分离器输出107和108处被提供到峰值放大路径111′、111″中的每一个。
基本上，功率分离器104划分在输入节点102处供应的输入RF信号，并且划分的信号沿着主放大路径和峰值放大路径110、111′、111″被分别放大。接着将放大后的信号在组合节点结构190处同相地组合。重要的是，横跨所关注频带维持主放大路径和峰值放大路径110、111′、111″之间的相位相关性以确保放大后的主信号和峰值信号同相到达组合节点结构190，并且因此确保适当的多尔蒂放大器操作。在图1中所描绘的多尔蒂放大器配置(即，如下文所描述的非倒置多尔蒂配置)中，输入相位延迟电路109′、109″耦合在功率分离器输出107和108与峰值放大器输入141′、141″之间。根据一实施例，在峰值输入信号被提供到峰值放大器部分140′、140″之前，每一输入相位延迟电路109′、109″将约90度的相位延迟应用于峰值输入信号。举例来说，每一输入相位延迟电路109′、109″可包括四分之一波长传输线、集总元件延迟电路，或另一合适类型的约90度电长度的延迟元件。
主放大器120和峰值放大器部分140′、140″中的每一个包括用于放大通过放大器120、140′、140″传导的RF信号的单个功率晶体管或多个级联的功率晶体管。如本文中所使用，术语“晶体管”是指场效应晶体管(FET)或另一类型的合适晶体管。举例来说，“FET”可以是金属氧化物半导体FET(MOSFET)、横向扩散MOSFET(LDMOS FET)、增强型或耗尽型高电子迁移率晶体管(HEMT)或另一类型的FET。根据各个实施例，主放大器部分和峰值放大器部分120、140′、140″中的功率晶体管中的每一个可例如使用基于硅的FET(例如，LDMOS FET)、基于硅锗(SiGe)的FET或III-V FET(例如，HEMT)，例如氮化镓(GaN)FET(或另一类型的III-V晶体管，包括砷化镓(GaAs)FET、磷化镓(GaP)FET、磷化铟(InP)FET或锑化铟(InSb)FET)来实施。
根据一实施例，主放大器120是两级放大器，其包括相对较低功率前置放大器126和相对较高功率末级放大器130，两者在级联布置中连接在主放大器输入121与主放大器输出134之间。在主放大器级联布置中，前置放大器126的输出127电耦合到末级放大器130的输入129。类似地，峰值放大器部分140′、140″中的每一个是两级放大器，其包括在级联布置中连接在峰值放大器输入141′、141″与峰值放大器输出154′、154″之间的相对较低功率前置放大器146′、146″和相对较高功率末级放大器150′、150″。在每一峰值放大器级联布置中，前置放大器146′、146″的输出147′、147″电耦合到末级放大器150′、150″的输入149′、149″。在其它实施例中，主放大器120和峰值放大器部分140′、140″中的每一个可以是单级放大器，或可包括多于两个级联耦合的放大级。输入和级间阻抗匹配网络122、142′、142″、128、148′、148″(IMN、ISMN)可分别实施在每一前置放大器126、146′、146″的输入125、145′、145″处，并且实施在每一前置放大器126、146′、146″与每一末级放大器130、150′、150″之间。在每一状况下，匹配网络122、142′、142″、128、148′、148″可朝向负载阻抗递增地增加电路阻抗。
在多尔蒂放大器100的操作期间，主放大器120被偏置以在AB类模式中操作，且峰值放大器140通常被偏置以在C类模式中操作。在一些配置中，峰值放大器140可被偏置以在B类或深度B类模式中操作。在低功率电平下，其中输入信号在节点102处的功率比峰值放大器140的接通阈值电平更低，放大器100在低功率(或回退)模式中操作，其中主放大器120是将电流供应到负载196的唯一放大器。当输入信号的功率超出峰值放大器140的阈值电平时，放大器100在高功率模式中操作，其中主放大器120和峰值放大器140两个都将电流供应到负载196。此时，峰值放大器140在组合节点结构190处提供有源负载调制，以允许主放大器120的电流持续线性地增加。如将结合图2更详细地解释，稍后，在一实施例中，主放大器120和峰值放大器140的栅极偏置使用一个或多个电阻器-分压器栅极偏置电路170、170′、170″(例如，电阻器-分压器栅极偏置电路270、270′、270″，图2)来执行，在所述实施例中，每一电阻器-分压器栅极偏置电路170、170′、170″包括至少一个电阻器173、174、173′、173″、174′、174″，其电耦合于栅极偏置电压输入170、170′、170″与每一放大器126、130、146′、146″、150′、150″的输入125、129、145′、145″、149′、149″(例如，栅极端子)之间。
另外，本发明主题的实施例可包括耦合在每一放大路径110、111′、111″与接地参考之间的一个或多个视频带宽(VBW)电路180、180′、180″。VBW电路180、180′、180″被配置成通过呈现包络频率下的低阻抗和/或RF频率下的高阻抗来改进由各个电路与放大器100的结构之间的相互作用引起的放大器100的低频率谐振(LFR)。从RF匹配角度，VBW电路180、180′、180″基本上可被认为“不可见”，因为其主要影响包络频率下的阻抗(即，VBW电路180、180′、180″在放大器100的包络频率下终止信号能量)。VBW电路180、180′、180″可具有多个配置中的任一个。在一些实施例中，每一VBW电路180、180′、180″包括耦合在沿着放大路径110、111′、111″的点与接地参考之间的电阻器、电感器和电容器的串联电路。举例来说，在图1中，每一VBW电路180、180′、180″耦合在前置放大器126、146′、146″的输出127、147′、147″与接地参考之间。在其它实施例中，VBW电路180、180′、180″可耦合在末级放大器130、150′、150″的输出131、151′、151″与接地参考之间，或VBW电路180、180′、180″可耦合在前置放大器126、146′、146″的输入125、145′、145″与接地参考之间。多个VBW电路也可沿着每一放大路径110、111′、111″的多个点耦合。
多尔蒂放大器100具有“非倒置”负载网络配置。在非倒置配置中，输入电路被配置成使得供应到峰值放大器部分140′、140″的输入信号相对于在放大器100的中心操作频率fo下供应到主放大器120的输入信号延迟90度。为了确保主输入RF信号和峰值输入RF信号以约90度的相位差到达主放大器和峰值放大器120、140、140″(这对于适当的多尔蒂放大器操作是重要的)，在峰值输入信号被提供到如上文所描述的峰值放大器部分140′、140″之前，输入相位延迟电路109′、109″各自将约90度的相位延迟应用于峰值输入信号。
为了补偿放大器120、140′、140″的输入处的主放大路径和峰值放大路径110、111′、111″之间的所得90度相位延迟差(即，为了确保放大后的信号同相到达组合节点结构190)，输出相位延迟电路136被配置成将约90度的相位延迟应用于主放大器120的输出与组合节点结构190之间的信号。
多尔蒂放大器的替代性实施例可具有“倒置”负载网络配置。在此配置中，放大器被配置成使得供应到主放大器120的输入信号相对于在放大器100的中心操作频率fo下供应到峰值放大器部分140′、140″的输入信号延迟约90度，并且输出相位延迟电路被配置成将约90度的相位延迟应用于峰值放大器部分140′、140″的输出与组合节点结构190之间的信号。
多尔蒂放大器100被“集成”，正如所述术语在本文中所使用，因为至少主放大器120(例如，包括前置放大器122和末级放大器130)、峰值放大器140(包括前置放大器146′、146″和末级放大器150′、150″)以及组合节点结构190在一个单一IC管芯101(例如，管芯201，图2)中一体且单片地成型，所述IC管芯在本文中可被称为“集成多尔蒂放大器管芯”。根据一实施例，输入和级间阻抗匹配网络122、142′、142″、128、148′、148″的全部或部分也可在同一IC管芯(例如，管芯201，图2)中一体且单片地成型。或者，输入阻抗匹配网络122、142′、142″的全部或部分可实施于一个或多个组件中，所述一个或多个组件不同于包括主放大器120和峰值放大器140的IC管芯。根据另一实施例，输入节点102、功率分离器104和输出节点192也和主放大器120和峰值放大器140以及组合节点结构190一样在同一IC管芯(例如，管芯201，图2)中一体且单片地成型。在替代实施例中，输入节点102和功率分离器104可实施于一个或多个组件中，所述一个或多个组件不同于包括主放大器120和峰值放大器140以及组合节点结构190的IC管芯。根据另一其它实施例，电阻器-分压器偏置电路170、170′、170″也可和主放大器120及峰值放大器140以及组合节点结构190一样在同一IC管芯(例如，管芯201，图2)中一体且单片地成型，但偏置在其它实施例中可由非集成电路和结构执行。根据又另一其它实施例，VBW电路180、180′、180″也和主放大器120及峰值放大器140以及组合节点结构190一样在同一IC管芯(例如，管芯201，图2)中一体且单片地成型，但VBW电路180、180′、180″在其它实施例中可使用非集成电路和结构实施。
图2是根据例子实施例的多尔蒂功率放大器IC 200(或“多尔蒂IC”)的俯视图。为了增强理解，图2和图3应同步观察，图3是图2的多尔蒂IC 200沿着线3-3的横截面侧视图。如本文中所使用，术语“集成电路管芯”和“IC管芯”意指单个不同半导体管芯(或半导体衬底)，在所述半导体管芯内，一个或多个电路组件(例如，晶体管、无源装置等等)一体成型和/或直接物理连接以产生单片结构。
多尔蒂IC 200包括在单个半导体管芯201中及上一体且单片地成型的基本上整个多尔蒂放大器(例如，多尔蒂放大器100，图1)，其中半导体管芯具有由相对输入侧和输出侧210、211(例如，在图2的定向上的底侧和顶侧)以及在输入侧与输出侧之间延伸的相对左侧212和右侧213限定的基本上矩形外围。在图2中所示出的具体实施例中，多尔蒂放大器IC200包括在半导体管芯201中及上一体且单片地成型的以下电路：输入端子202(例如，输入节点102，图1)、功率分离器204(例如，功率分离器104，图1)、输入相位延迟电路209′、209″(例如，输入相位延迟电路109′、109″，图1)、两级主放大器220(例如，主放大器120，图1)、由第一峰值放大器部分240′和第二峰值放大器部分240″(例如，峰值放大器部分140′、140″，图1)组成的划分的峰值放大器、输出相位延迟电路236(例如，输出相位延迟电路136，图1)、组合节点结构290(例如，组合节点结构190，图1)、电阻器-分压器偏置电路270、270′、270″(例如，电阻器-分压器偏置电路170、170′、170″，图1)，以及VBW电路280、280′、280″(例如，VBW电路180、180′、180″，图1)。在各个替代性实施例中，输入端子202、功率分离器204、输入相位延迟电路209′、209″、电阻器-分压器栅极偏置电路270、270′、270″和/或VBW电路280、280′、280″中的一个或多个可使用电路实施和/或实施在物理上不同于半导体管芯201的衬底上，多尔蒂放大器的其余的部分形成在所述半导体管芯中及上。
如在图3中最清晰地看到，半导体管芯201包括基础半导体衬底310和基础半导体衬底310的顶部表面上方的多个内建层312。在特定例子实施例中，基础半导体衬底310是高电阻率硅衬底(例如，具有在约1000欧姆/厘米(cm)到约100,000ohm/cm或更大的范围中的体电阻率的硅衬底)。或者，基础半导体衬底310可以是半绝缘砷化镓(GaAs)衬底(例如，具有至多108ohm/cm的体电阻率的GaAs衬底)，或另一合适的高电阻率衬底。在又其它替代性实施例中，基础半导体衬底310可以是GaN衬底或其它III-V半导体衬底的多个变型中的任一个。
多个内建层312可包括例如多个交错介电层、图案化导电层和其它导电结构(例如，导电多晶硅结构)。不同图案化导电层和结构的部分与导电通孔(例如，通孔332)电耦合。此外，导电穿衬底通孔(TSV)(例如，TSV 348)可在基础半导体衬底310的顶部表面和底部表面之间提供导电路径。TSV可衬有或可不衬有介电材料以使TSV与基础半导体衬底310绝缘。根据一实施例，基础半导体衬底310的底部表面上的导电层328充当用于多尔蒂IC200的接地节点。尽管在图3中未示出，但如在图6中指示，当多尔蒂IC 200最终被封装时，导电层328可物理上并且电耦合到封装衬底的接地节点(例如，凸缘630，图6)。
在多尔蒂IC 200的以下描述中，将参考包括电容器、电感器和/或电阻器的各个电路。在各个实施例中，电容器可以是例如形成于内建层312内的集成金属-绝缘体-金属(MIM)电容器(例如，电容器239，图2、3)，和/或耦合到管芯201的顶部表面的小片状电容器(离散电容器)。电阻器可以是例如集成电阻器(例如，由内建层312内的多晶硅形成)，或耦合到管芯201的顶部表面的小离散电阻器。电感器可以是集成螺旋电感器(例如，由内建层312内的图案化导电层和通孔形成)，或其可以是由接合线或其它电感组件形成的离散电感器或电感。
在图2和3的实施例中，主放大器220和峰值放大器部分240′、240″中的每一个包括两个功率晶体管的级联布置，所述功率晶体管包括相对较低功率前置放大器晶体管226、246′、246′′(例如，前置放大器126、146′、146″，图1)和相对较高功率末级放大器晶体管230、250′、250′′(例如，末级放大器130、150′、150″，图1)。本文中的描述将每一晶体管参考为包括控制端子和两个导电端子。举例来说，使用与FET相关联的术语，“控制端子”是指晶体管的栅极端子，且第一和第二导电端子是指晶体管的漏极和源极端子(或反之亦然)。尽管以下描述可使用结合FET装置常用的术语，但各个实施例不限于利用FET装置的实施方案，并且反而意味也适用于利用双极结型晶体管(BJT)装置或其它合适类型的晶体管的实施方案。
每一晶体管226、246′、246″、230、250′、250″包括栅极端子225、229、245′、245″、249′、249″(或控制端子)、漏极端子227、231、247′、247″、251′、251″(或第一载流端子)，和未编号的源极端子(或第二载流端子)。在具体实施例中，每一晶体管226、246′、246″、230、250′、250″是LDMOS FET，其包括安置于栅极端子与漏极端子之间的主动区域。每一主动区域包括多个细长、平行对准并且互相交叉的漏极区和源极区，其中每一漏极区及每一源极区是形成于基础半导体衬底310中的掺杂的半导体区。归因于其细长形状，每一组相邻漏极区和源极区连同相关联栅极结构可被称作“晶体管指形件”，并且每一晶体管226、246′、246″、230、250′、250″在晶体管的主动区域内包括多个平行晶体管指形件(在图2中用竖直线指示)。
可变导电沟道(并且在一些实施例中，漏极漂移区)存在于相邻源极区与漏极区之间。形成于基础半导体衬底310上方的导电(例如，多晶硅或金属)栅极结构在沟道区上方并沿着沟道区耦合到每一栅极端子225、229、245′、245″、249′、249″并且从其延伸。类似地，形成于基础半导体衬底310上方的额外导电(例如，多晶硅)漏极结构在漏极区上方并沿着漏极区耦合到每一漏极端子227、231、247′、247″、251′、251″并从其延伸。源极区电耦合到导电(例如，多晶硅或金属)源极触点，其又耦合到导电TSV(例如，TSV 348，图3)，所述导电TSV延伸通过基础半导体衬底310以在基础半导体衬底310的底部表面上与导电层328连接。在操作期间施加到栅极端子225、229、245′、245″、249′、249″的电压对可变导电沟道的导电率进行调制，从而使得电流在源极区与漏极区之间(或最终在导电层328与每一漏极端子227、231、247′、247″、251′、251″之间)流动。
现将更详细地描述集成于多尔蒂IC 200内并且耦合到多尔蒂IC 200的电路。再次参看图2，被配置成接收用于放大的输入RF信号的输入端子202(例如，输入节点102，图1)通过实施于多尔蒂IC 200的内建层312中的导电路径电连接到功率分离器204的分离器输入205(例如，输入105，图1)。输入端子202可包括例如导电接合衬垫，其暴露在管芯201的顶部表面处并且被配置成附接一个或多个接合线(例如，接合线650，图6)。或者，管芯201可以是倒装芯片管芯或输入端子可暴露在管芯201的底部表面处，在此状况下，输入端子202可由导电焊盘或其它类型的连接组成。这些替代配置也可应用于多尔蒂IC 200的其它端子(例如，端子271-L、271-R、271′-L、271′-R、282-L及282-R)。
功率分离器204(例如，功率分离器104，图1)被配置成将在输入端子205处接收的输入RF信号的功率划分成输入信号的主要部分和峰值部分。如结合图1所描述，因为峰值放大器使用两个峰值放大器部分240′、240″来实施，所以功率分离器204被配置成将在输入端子202处接收的输入RF信号的功率划分成输入信号的一个主要部分和输入信号的两个峰值部分。主输入信号在功率分离器输出206(例如，输出106，图1)处产生，并且峰值输入信号在功率分离器输出207和208(例如，输出107和108，图1)处产生。还如先前所论述，功率分离器204可取决于主放大器220和峰值放大器部分240′、240″的相对大小同等地或不同等地划分功率。在图2的实施例中，主放大器220和峰值放大器部分240′、240″的大小大约相等(即，三个放大器220、240′、240″具有1∶1∶1大小关系，并且多尔蒂放大器是具有1∶2主峰比率的不对称放大器)，并且因此功率分离器204划分输入RF信号使得输入信号功率的大致三分之一在每一功率分离器输出206到208处产生。在其它实施例中，主放大器220和峰值放大器部分240′、240″的大小可不相等，在此状况下功率分离器204可将RF输入信号的功率划分成不相等部分。
在一实施例中，输入端子205具有50ohm的输入阻抗，但输入阻抗也可小于或大于50ohm。根据一实施例，功率分离器204具有基于威尔金森的设计(Wilkinson-baseddesign)，其基本上将在输入205处接收的输入信号的功率划分成在输出206到208处具有相等相位的三个信号。
根据一实施例，功率分离器204由无源组件形成，所述无源组件在多尔蒂IC 200中一体成型和/或耦合到多尔蒂IC 200。在一个更具体实施例中，功率分离器204是三分支分离器，其中每一分离器分支(例如，分支401到403、501到503，图4、5)具有多区段CLC(电容器-电感器-电容器)拓扑，如将稍后更详细地描述。功率分离器204可提供优于常规的功率分配器的优点，因为功率分离器204的多区段拓扑可比常规的单区段功率分离器具有更大的宽带响应。
图4和5分别示出根据例子实施例的适合用于多尔蒂IC 200中的集成信号分离器400、500(例如，分离器104、204，图1、2)的简化示意图和俯视图。分离器400、500包括被配置成接收输入RF信号的分离器输入端子405、505(例如，输入105、205，图1、2)，和耦合在输入端子405、505与分离器输出端子406、506、407、507、408、508(例如，输出106到108、206到208，图1、2)之间的三个分离器分支401到403、501到503。
如可在图4和5中看出，在一实施例中，分离器400、500包括多个电容器、电感器和电阻器。每一电感器(例如，电感器420、430、440、520、530、540，图4、5)可例如实施为由管芯201的内建层(例如，内建层312，图3)内的图案化导电层和通孔形成的集成螺旋电感器。在替代实施例中，电感器420、430、440、520、530、540中的一些或全部可实施为耦合到管芯201的顶部表面的离散电感器或接合线阵列。当多尔蒂IC 200的中心操作频率fo约2.0千兆赫(GHz)时，电感器420、430、440、520、530、540中的每一个可具有在约4纳亨(nH)到约9nH的范围中的电感值，但中心操作频率和/或电感值也可更低或更高。
在各个实施例中，每一电容器(例如，电容器410、422、426、432、436、442、446，图4、5)可以是形成于管芯201的内建层(例如，内建层312，图3)内的集成MIM电容器，和/或耦合到管芯201的顶部表面的小片状电容器(离散电容器)。根据一实施例，每一电容器410、422、426、432、436、442、446是并联电容器，其中底部电极使用TSV耦合到接地参考，所述TSV延伸通过基础半导体衬底(例如，衬底310，图3)到管芯300的底部表面上的导电层(例如，层328，图3)。当放大器的中心操作频率约2.0GHz时，电容器410、422、426、432、436、442、446中的每一个可具有在约0.5微微法(pF)到约1.5pF的范围中的电容值，但中心操作频率和/或电容值也可更低或更高。
在一实施例中，并且如将在下文更详细地描述，功率分离器400、500还包括多个电阻器(例如，电阻器450到453、550到553，图4、5)。电阻器450到453、550到553可以是例如集成电阻器(例如，由图3的内建层312内的多晶硅形成)，或耦合到管芯201的顶部表面的小离散电阻器。电阻器450到453、550到553中的每一个可具有在约50ohm到约250ohm的范围中的电阻值，但电阻值也可更低或更高。
在分离器输入端子405、505处开始，第一并联电容器410、510电耦合在输入端子405、505与用于三个分支401到403、501到503的划分节点409之间。每一分离器分支401到403、501到503是双区段分支，其中两个电容器-电感器-电容器(CLC)电路区段串联耦合在分离器输入端子405、505与分离器输出端子406到408、506到508之间。每一分支401到403、501到503的第一区段包括由第一并联电容器410、510、第一电感器420、520、430、530、440、540及第二并联电容器422、522、432、532、442、542限定的第一CLC电路区段。每一第一电感器420、520、430、530、440、540具有耦合到输入端子405、505(或划分节点409)的第一端子，和耦合到区段间节点411、412、413的第二端子。每一第二并联电容器422、522、432、532、442、542电耦合于区段间节点411、412、413与接地参考之间。每一分支401到403、501到503的第二区段包括由第二并联电容器422、522、432、532、442、542、第二电感器424、524、434、534、444、544和第三并联电容器426、526、436、536、446、546限定的第二CLC电路区段。每一第二电感器424、524、434、534、444、544具有耦合到区段间节点411、412、413的第一端子，和耦合到输出端子406到408、506到508的第二端子。每一第三并联电容器426、526、436、536、446、546电耦合于输出端子406到408、506到508与接地参考之间。根据一实施例，每一第一电感器420、520、430、530、440、540的电感值明显大于每一第二电感器424、524、434、534、444、544的电感值(例如，比其大约10％与100％之间)。在替代实施例中，第一和第二电感器可具有基本上相同的电感值，或每一第二电感器424、524、434、534、444、544的电感值可明显大于每一第一电感器420、520、430、530、440、540的电感值。
第一分支间电阻器450、550、451、551电耦合在区段间节点411与412之间及电耦合在区段间节点411与413之间，并且第二分支间电阻器452、552、453、553电耦合在输出端子406与407之间及电耦合在输出端子406与408之间。分支间电阻器450、550、451、551在功率分离器400、500的分支401到403、501到503之间提供隔离。
尽管图4和5描绘在每一分支401到403、501到503中包括两个分离器区段的多区段分离器400、500，但替代性实施例可在每一分支401到403、501到503中包括多于两个(例如，三个、四个或更多)区段。另外，包括单个峰值放大器的其它替代性实施例可仅包括两个分支(例如，用于主放大器的一个分支及用于单个峰值放大器的一个分支)。包括多于两个峰值放大器部分(或多于一个划分的峰值放大器)的又其它替代性实施例可包括多于三个分支(例如，用于主放大器的一个分支和用于每一峰值放大器或峰值放大器部分的一个分支)。尽管图4和5描绘特定集成信号分离器配置，但在其它实施例中也可使用其它类型或配置的信号分离器。再次参看图2，功率分离器204的输出206(例如，输出406、506，图4、5)通过实施于多尔蒂IC 200的内建层312中的导电路径电连接到主放大器220的输入221。根据一实施例，功率分离器204的输出207、208(例如，输出407、507、408、508，图4、5)通过输入相位延迟电路209′、209″(例如，输入相位延迟电路109′、109″，图1)和实施于多尔蒂IC 200的内建层312中的额外导电路径电连接到峰值放大器部分240′、240″的输入241′、241″。输入相位延迟电路209′、209″被配置成确保到峰值放大器部分240′、240″的输入241′、241″处的峰值输入信号与到主放大器220的输入221处的主输入信号具有约90度的相位差。根据一实施例，每一输入相位延迟电路209′、209″用集成组件实施，所述集成组件如由电路209′旁边的电路示意图所指示可包括pi配置的相位延迟电路。举例来说，每一相位延迟电路209′、209″可包括集成电感器连同耦合在每一电感器端子与接地参考之间的集成并联电容器，所述集成电感器具有耦合到分离器204的输出207、208的第一端子和耦合到到相应峰值放大器部分240′、240″的输入241′、241″的第二端子。在一替代实施例中，输入相位延迟电路209′、209″可使用具有合适电长度(例如，约90度或足以在输入241′、241″处产生所要相位延迟的更少量)的传输线(或接合线)或使用某一其它延迟电路结构或配置来实施。
在一实施例中，主放大器220和峰值放大器部分240′、240″中的每一个可具有基本上类似的配置。根据一实施例，每一放大器220、240′、240″是两级放大器，其包括在级联布置中连接在放大器输入221、241′、241″与组合节点结构290之间的相对较低功率前置放大器226、246′、246″(或前置放大器FET)及相对较高功率末级放大器230、250′、250″(或末级放大器FET)。
在主放大器220中，放大器220的输入221通过输入阻抗匹配网络222(例如，IMN122，图1)耦合到前置放大器FET 226的输入端子225(例如，栅极端子)，前置放大器FET 226的输出227(例如，漏极端子)通过级间阻抗匹配网络228(例如，ISMN 128，图1)电耦合到末级放大器FET 230的输入端子229(例如，栅极端子)。类似地，在峰值放大器部分240′、240″中的每一个中，放大器240′、240″的输入241′、241″通过输入阻抗匹配网络242′、242″(例如，IMN 142′、142″，图1)耦合到前置放大器FET 246′、246″的输入端子245′、245″(例如，栅极端子)，前置放大器FET 246′、246″的输出247′、247″(例如，漏极端子)通过级间阻抗匹配网络248′、248″(例如，ISMN 148′、148″，图1)电耦合到末级放大器FET 250′、250″的输入端子249′、249″(例如，栅极端子)。FET 226、230、246′、246″、250′、250″中的每一个的源极端子电耦合到接地参考(例如，使用TSV通过基础半导体衬底310电耦合到图3的底部导电层328)。
每一前置放大器FET 226、246′、246″的大小在一实施例中可相等，并且可被配置成当多尔蒂IC 200正在高功率模式(例如，接近压缩)中操作时将增益应用于在约15分贝(dB)到约25dB的范围中的相应输入RF信号，但当多尔蒂IC 200正在低功率模式中操作时，仅前置放大器FET 226将增益提供到其输入信号。末级放大器FET 230、250′、250″明显大于前置放大器FET 226、246′、246″(例如，至少是其两倍大以应用至少两倍的增益)。每一末级放大器FET 230、250′、250″的大小在一实施例中也可相等，并且可被配置成当多尔蒂IC200正在高功率模式(例如，接近压缩)中操作时将增益应用于在约15dB到约25dB的范围中的相应输入RF信号，但当多尔蒂IC 200正在低功率模式中操作时，仅末级放大器FET 230将增益提供到其输入信号。
根据一实施例，用于FET 226、230、246′、246″、250′、250″中的每一个的栅极偏置电压通过电阻器-分压器栅极偏置电路270、270′、270′′(例如，电阻器-分压器栅极偏置电路170、170′、170″，图1)提供。如先前所指示，为了多尔蒂放大器IC 200的适当操作，主放大器220被偏置以在AB类模式中操作，并且峰值放大器部分240′、240″通常被偏置以在C类模式中操作。在一些配置中，峰值放大器部分240′、240″可被偏置以在B类或深度B类模式中操作。因为主放大器220与峰值放大器部分240′、240″以不同方式偏置，所以主放大器电阻器-分压器栅极偏置电路270不同于(并且不电连接到)峰值放大器电阻器-分压器栅极偏置电路270′、270″。然而，由于峰值放大器部分240′、240″彼此被相同地偏置，所以峰值放大器电阻器-分压器栅极偏置电路270′、270″可以是相同的并且电连接在一起，如图2的实施例中示出。
在所示出的实施例中，主放大器电阻器-分压器栅极偏置电路270包括多点输入端子271、电阻器273、274，和RF隔离电路275、276。在一实施例中，输入端子271包括电连接的第一端子271-L和第二端子271-R(例如，左侧(L)和右侧(R))。更具体地说，对应的一对端子271-L和271-R通过导电路径272电连接在一起。导电路径272可包括一个或多个导电迹线，其由内建层(例如，内建层312，图3)的一个或多个导电层的部分形成并且横跨装置等分线(例如，装置等分线601，图6)在端子271-L、271-R之间延伸。导电路径272还可在内建结构中包括导电通孔以互连端子271-L、271-R及一个或多个导电迹线。根据一实施例，导电路径272是相对较低电阻的导电路径，其没有离散无源或有源电路组件(例如，电感器、电阻器、电容器、晶体管等等)。在一个实施例中，导电路径272横跨装置200的宽度(图2中的水平尺寸)的至少10％延伸，在另一实施例中，横跨装置宽度的至少25％延伸，并且在又另一实施例中，横跨装置宽度的至少50％延伸。端子271-L和271-R中的每一个可包括导电接合衬垫，其暴露在管芯201的顶部表面处并且被配置成附接一个或多个接合线(例如，接合线651和/或652，图6)。如稍后将结合图6的描述更好地理解，包括电连接左输入端子271-L和右输入端子271-R使得主放大器输入偏置电压能够通过两个主放大器偏置引线(例如，引线611和/或引线612，图6)中的任一个或两个来供应，所述两个主放大器偏置引线分别定位在装置等分线(例如，装置等分线601，图6)的左侧和右侧。此特征为封装多尔蒂放大器IC 200和/或配置印刷电路板(PCB)(例如，PCB 710，图7)提供了增加的设计灵活性，此经过封装的多尔蒂放大器IC在所述印刷电路板上耦合。在替代实施例中，输入端子271可仅包括单个导电接合衬垫。
电阻器273、274串联电连接在输入端子271与接地参考之间。第一电阻器273具有第一端子，其电耦合到输入端子271和前置放大器FET226的栅极端子225。输入端子271与电阻器273之间的节点电连接到前置放大器FET 226的栅极端子225，并且中间节点(在电阻器273、274之间)电连接到末级放大器FET 230的栅极端子229。电阻器273、274的电阻值经过选择以将在输入端子271处(或在栅极端子225处)供应的主前置放大器栅极偏置DC电压划分成若干部分，使得在栅极端子229处提供所要DC偏置电压。举例来说，电阻器273、274可具有在约500ohm到约10,000ohm的范围中的相等或不相等电阻值，但电阻器273、274也可具有更低或更高电阻值。
为了确保大量的RF功率不会通过偏置电路270失去，主放大器220与偏置电路270及RF隔离电路275、276去耦合(或隔离)。更具体地说，RF隔离电路275电耦合于输入端子271与栅极端子225之间，并且RF隔离电路276电耦合于电阻器273与栅极端子229之间。根据一实施例，每一RF隔离电路275、276包括四分之一波长(λ/4)传输线的集成集总元件等效物，以及在放大器200的中心操作频率下谐振的电抗组件。理想地，使用此配置，偏置电路270在接近中心操作频率的频率下模拟无限阻抗，从而在那些频率下隔离偏置电路270。
峰值放大器电阻器-分压器栅极偏置电路270′、270″各自包括多点输入端子271′、电阻器273′、273″、274′、274″及RF隔离电路275′、275″、276′、276″。在一实施例中，输入端子271′包括电连接的第一端子271′-L和第二端子271′-R(例如，左侧(L)和右侧(R))。如上文所提及，由于峰值放大器部分240′、240″可被相同地偏置，因此输入端子271′-L及271′-R可电连接，并且为了提供封装和装置安装灵活性，所述输入端子可分别位于装置等分线(例如，装置等分线601，图6)的左侧和右侧。更具体地说，对应的一对端子271′-L和271′-R通过导电路径272′电连接在一起。导电路径272′可包括一个或多个导电迹线，其由内建层(例如，内建层312，图3)的一个或多个导电层的部分形成并且横跨装置等分线(例如，装置等分线601，图6)在端子271′-L与271′-R之间延伸。导电路径272′还可在内建结构中包括导电通孔以互连端子271′-L和271′-R及一个或多个导电迹线。根据一实施例，导电路径272′是相对较低电阻的导电路径，其没有离散无源或有源电路组件(例如，电感器、电阻器、电容器、晶体管等等)。在一个实施例中，导电路径272′横跨装置宽度的至少10％延伸，在另一实施例中，横跨装置宽度的至少25％延伸，并且在又另一实施例中，横跨装置宽度的至少50％延伸。同样，输入端子271′-L和271′-R中的每一个可包括导电接合衬垫，其暴露在管芯201的顶部表面处并且被配置成附接一个或多个接合线(例如，接合线653和/或654，图6)。在替代实施例中，输入端子271′-L和271′-R可与彼此电隔离，或单个输入端子可替换两个输入端子271′-L和271′-R。
电阻器273′、274′串联电连接在输入端子271′-L与接地参考之间。第一电阻器273′具有第一端子，其电耦合到输入端子271′和前置放大器FET246′的栅极端子245′。输入端子271′-L与电阻器273′之间的节点电连接到前置放大器FET246′的栅极端子245′，并且中间节点(在电阻器273′、274′之间)电连接到末级放大器FET 250′的栅极端子249′。类似地，电阻器273″、274″串联电连接在输入端子271′-R与接地参考之间。第一电阻器273″具有第一端子，其电耦合到输入端子271′和前置放大器FET246″的栅极端子245″。输入端子271′-R与电阻器273″之间的节点电连接到前置放大器FET 246″的栅极端子245″，并且(在电阻器273″、274″之间)的中间节点电连接到末级放大器FET 250″的栅极端子249″。电阻器273′、273″、274′、274″的电阻值经过选择以将在输入端子271′-L、271′-R处(或在栅极端子245′、245″处)供应的峰值前置放大器栅极偏置DC电压划分成若干部分，使得在栅极端子249′、249″处提供所要DC偏置电压。举例来说，电阻器273′、274′和273″、274″可具有在约1000ohm到约10,000ohm的范围中的相等或不相等电阻值，但电阻器273′、273″、274′、274″也可具有更低或更高电阻值。
同样，为了确保大量RF功率不会通过偏置电路270′、270″失去，峰值放大器部分240′、240″与偏置电路270′、270″及RF隔离电路275′、275″、276′、276″去耦合(或隔离)。更具体地说，RF隔离电路275′、275″电耦合于输入端子271′与栅极端子245′、245″之间，并且RF隔离电路276′、276″电耦合于电阻器273′、273″与栅极端子249′、249″之间。同样，每一RF隔离电路275′、275″、276′、276″可包括四分之一波长(λ/4)传输线的集成集总元件等效物，以及在中心操作频率下谐振的电抗组件。
除了栅极偏置电路270、270′、270″之外，多尔蒂放大器IC 200也可包括一个或多个漏极偏置电路282。根据一实施例，漏极偏置电路282包括多点输入端子284和RF隔离电路286、286′、286″。在一实施例中，输入端子284包括在装置等分线(例如，装置等分线601，图6)的相对侧上的电连接的左侧端子284-L和右侧端子284-R。更具体地说，对应的一对端子284-L和284-R通过导电路径285电连接在一起。导电路径285可包括一个或多个导电迹线，其由内建层(例如，内建层312，图3)的一个或多个导电层的部分形成并且横跨装置等分线(例如，装置等分线601，图6)在端子284-L、284-R之间延伸。导电路径285还可在内建结构中包括导电通孔以互连端子284-L、284-R及一个或多个导电迹线。根据一实施例，导电路径285是相对较低电阻的导电路径，其没有离散无源或有源电路组件(例如，电感器、电阻器、电容器、晶体管等等)。在一个实施例中，导电路径285横跨装置宽度的至少10％延伸，在另一实施例中，横跨装置宽度的至少25％延伸，并且在又另一实施例中，横跨装置宽度的至少50％延伸。同样，端子284-L和284-R中的每一个可包括导电接合衬垫，其暴露在管芯201的顶部表面处并且被配置成附接一个或多个接合线(例如，接合线655和/或656，图6)。
在一实施例中，输入端子284电连接到前置放大器FET 226、246′、246″中的每一个的漏极端子227、247′、247″以将相同DC漏极偏置电压供应到每一FET 226、246′、246″。同样，为了确保大量RF功率不会通过偏置电路282失去，主放大器220和峰值放大器部分240′、240″与偏置电路282及RF隔离电路286、286′、286″去耦合(或隔离)。更具体地说，每一RF隔离电路286、286′、286″电耦合于输入端子284与前置放大器FET 226、246′、246″的漏极端子227、247′、247″之间。同样，每一RF隔离电路286、286′、286″可包括四分之一波长(λ/4)传输线的集成集总元件等效物，以及在中心操作频率下谐振的电抗组件。应注意，在一实施例中，漏极偏置电压可通过一个或多个装置输出引线(例如，输出引线620，图6)和装置输出引线与组合结构290之间的连接(例如，接合线670，图6)供应到末级放大器FET 230、250′、250″。
如先前所指示，多尔蒂放大器IC 200的实施例还可包括耦合在每一放大路径与接地参考之间的一个或多个视频带宽(VBW)电路280、280′、280′′(例如，VBW电路180、180′、180″，图1)。在图2中所示出的实施例中，每一VBW电路280、280′、280″电耦合到每一放大路径(例如，在前置放大器FET 226、246′、246″的漏极端子227、247′、247″与末级放大器FET230、250′、250″的栅极端子229、249′、249″之间)的级间部分中的节点。根据一实施例，每一VBW电路280、280′、280″包括耦合在级间节点与接地参考之间的电阻器、电感器和电容器的串联电路。在其它实施例中，VBW电路280、280′、280″可耦合在末级放大器FET230、250′、250″的漏极端子231、251′、251″与接地参考之间，或VBW电路280、280′、280″可耦合在前置放大器FET 226、246′、246″的栅极端子225、245′、245″与接地参考之间。多个VBW电路也可沿着每一放大路径的多个点耦合。又另外，在其它实施例中，VBW电路280、280′、280″的全部或部分可由外部电路提供(即，VBW电路280、280′、280″的部分可具备不与管芯201一体成型的电路)。
末级放大器FET 230、250′、250″中的每一个的输出(即，漏极端子231、251′、251″)电连接到组合节点结构290(例如，组合节点结构190，图1)，所述组合节点结构用于将由末级放大器FET 230、250′、250″中的每一个产生的放大后的RF信号组合成单个放大后的输出RF信号。
组合节点结构290包括暴露在管芯201的顶部表面处的细长导电接合衬垫。根据一实施例，组合节点结构290的长度从峰值放大器末级FET 250′的漏极端子251′的外端252′延伸到峰值放大器末级FET 250″的漏极端子251″的外端252″。如图2中所示出，组合节点结构290具有三个区段，包括电连接到峰值放大器末级FET 250′的漏极端子251′的最左侧区段、电连接(通过接合线238)到主放大器末级FET 230的漏极端子231的中心区段和电连接到峰值放大器末级FET 250″的漏极端子251″的最右侧区段。根据一实施例，组合节点结构290是连续导电接合衬垫，但组合节点结构290也可包括不连续但电连接的区段。理想地，漏极端子251′、251″运用具有可忽略的相位延迟(即，尽可能接近零度的相位延迟，例如10度或更小的相位延迟)的导电路径连接到组合节点结构290，并且在一些实施例中，漏极端子251′、251″可以是组合节点结构290的一体成型部分。换句话说，在一些实施例中，峰值放大器末级FET 250′、250″的漏极端子歧管可形成组合节点结构290的部分。如先前所提及，基础半导体衬底310是高电阻率衬底，且因此可能另外因相对较低电阻率衬底上的相对较长传输线(例如组合节点结构290)发生的高损耗可能在多尔蒂放大器IC 200中显著缩减。
如先前所提及，为了补偿放大器220、240′、240″的输入处的主放大路径与峰值放大路径之间的90度相位延迟差(即，为了确保放大后的信号在组合节点结构290处同相组合)，输出相位延迟电路236(例如，电路136，图1)电耦合于主放大器末级FET 230的输出(即，漏极端子231)与峰值放大器末级FET 250′、250″的输出(即，漏极端子251′、251″)之间。具体地说，输出相位延迟电路236被配置成在主放大器末级FET 230的漏极端子231处的RF信号与峰值放大器末级FET 250′、250″的漏极端子251′、251″处的RF信号之间产生基本上等于90度(即，90度+/-10度)的相位差。
根据一实施例，输出相位延迟电路236具有在漏极端子231与漏极端子251′、251″之间的CLC(电容-电感-电容)。第一(并联)电容包括主放大器末级FET 230的漏极-源极电容CdsM，加上由多个相对较小的集成并联电容器239(例如，MIM电容器)提供的额外电容，所述多个相对较小的集成并联电容器在主放大器末级FET漏极端子231与管芯接地参考(例如，导电层328，图3)之间与CdsM平行地电耦合。电容器239可沿着漏极端子231分布，如图2中所示出，但电容器239也可定位在其它地方。理想地，对于对称多尔蒂放大器，选择电容器239的电容使得CdsM和电容器239的组合的电容大约等于峰值放大器末级FET 250′、250″的组合的漏极-源极电容CdsP。对于不对称多尔蒂放大器，例如图2中所示出的不对称多尔蒂放大器，主放大器末级FET 230的漏极-源极电容CdsM可被设计成低于峰值放大器末级FET250′、250″的组合的漏极-源极电容CdsP。在不对称多尔蒂放大器实施例中，CdsM和电容器239的组合的电容应如下被设计：1)使得主放大器末级FET 230与峰值放大器末级FET 250′、250″之间的传输路径(或“伪传输线”)在中心操作频率下提供约90度相移，和2)使得：
Figure BDA0002304437120000271
Figure BDA0002304437120000272
其中freq是中心操作频率，LD是主放大器末级FET 230的漏极端子231与峰值放大器末级FET 250′、250″的漏极端子251′、251″之间的导电路径的电感，CDS是主放大器末级FET 230和/或峰值放大器末级FET 250′、250″的输出电容，并且ZC是主放大器末级FET 230的漏极端子231与峰值放大器末级FET 250′、250″的漏极端子251′、251″之间的伪传输线的特性阻抗。
举例来说，在一实施例中，CdsM和电容器239的并联组合在约2.0GHz的中心操作频率下具有在约3pF到约10pF(例如，约5pF到约6pF)的范围中的组合的电容值，但中心操作频率和/或组合的电容也可更低或更高。尽管图2中示出六个电容器239，但在其它实施例中可利用更多或更少的电容器239。
多个接合线238在主放大器末级FET 230的漏极端子231与组合节点结构290之间电连接。更具体地说，接合线238的第一端连接到漏极端子231，并且接合线238的第二端连接到组合节点结构290。输出相位延迟电路236的CLC拓扑中的电感由接合线238的串联组合和组合节点结构290的部分提供，所述组合节点结构的部分在接合线238在结构290上的着落点与峰值放大器末级FET 250′、250″的漏极端子251′、251″之间延伸。根据一实施例，接合线238的串联组合和组合节点结构290的那些部分在约2.0GHz的中心操作频率下具有在约0.8nH到约1.2nH的范围中的组合的电感，但中心频率和/或组合的电感也可更低或更高。
最终，输出相位延迟电路236的CLC拓扑中的第二(并联)电容大约等于峰值放大器末级FET 250′、250″的组合的漏极-源极电容CdsP减去由并联电感(例如，并联电感器750，图7)补偿的CdsP的一部分，如将结合图7更详细地解释。换句话说，第二并联电容可由A×CdsP表示，其中A＜1.0，并且(1.0-A)×CdsP等同于由补偿并联电感(例如，并联电感器750，图7)提供的负电容。在一实施例中，CdsP电容在约2.0GHz的中心操作频率下具有在约5pF到约10pF(例如，约7pF到约8pF)的范围中的组合的总电容值，但中心频率和/或电容也可更低或更高。
总而言之，漏极端子231与漏极端子251′、251″之间的90度相位差由具有CLC拓扑的输出相位延迟电路236提供，其中所述拓扑包括第一并联电容(由CdsM和电容器239提供)、串联电感(由接合线238和组合节点结构290的部分提供)和第二并联电容(由A×CdsP提供，其中A＜1.0)。
根据一实施例，多尔蒂放大器IC 200还包括定位于接合线238与峰值放大器末级FET 250′、250″之间的隔离结构292。隔离结构292被配置成使在操作期间产生自接合线238的电磁场与峰值放大器末级FET250′、250″短接。根据一实施例，隔离结构292各自包括多个接合线294，其中的每一个发射并且着落在管芯201的表面上(例如，着落在管芯201的顶部表面上的接地导电衬垫上)。多个接合线可以行布置，例如如图2中所示出，其中每一隔离结构292包括三行接合线294，其中每一行中有两个或三个对准接合线294。如可在图3中最清楚地看出，隔离结构292的接合线238(在图3中使用虚线示出)可具有大约等于接合线238的高度的高度。
多尔蒂功率放大器IC 200可以多种方式被封装和/或并入到更大的电气系统中。举例来说，多尔蒂IC 200可被封装在包覆模制或气腔功率装置封装(例如，封装604，图6)内。或者，多尔蒂IC 200可被封装于表面安装类型的封装中，例如无引线封装(例如，双扁平无引线(DFN)或四扁平无引线(QFN)封装)。在又其它实施例中，多尔蒂IC 200可直接安装到模块或PCB衬底表面。
作为实例，图6是根据例子实施例的多尔蒂放大器装置600的俯视图，所述多尔蒂放大器装置包括封装于大功率离散装置封装604中的多尔蒂IC 602(例如，多尔蒂IC 200，图2)。封装604包括多个导电输入信号和偏置引线610到616及至少一个输出引线620。输入信号和偏置引线610到616定位于封装604的输入侧处，并且至少一个输出引线620定位于封装604的输出侧处。在一实施例中，多尔蒂IC管芯602的输入侧(例如，输入侧210，图2)靠近并平行于装置封装604的输入侧。
根据一实施例，偏置引线611到616对称地布置于装置等分线601的相对侧上。根据一实施例，装置等分线601在多尔蒂IC 602的相对输入侧与输出侧之间(及在封装604的相对输入侧与输出侧之间)延伸，以将多尔蒂IC 602和装置封装604划分成两个部分(例如，左侧部分和右侧部分)。多尔蒂IC 602的左侧部分和右侧部分的大小可基本相等，或其可不相等。在一些实施例中，装置等分线601延伸通过RF输入端子(例如，输入端子202，图2)并且延伸通过RF输出端子(例如，组合节点结构290，图2)。另外，封装604包括封装衬底，例如导电凸缘630，多尔蒂IC 602物理地并且电连接到所述封装衬底(例如，运用导电环氧树脂、焊料、钎焊、烧结或其它导电连接方法)。最终，封装604包括非导电结构特征或材料，例如模制化合物和/或其它绝缘材料，所述非导电结构特征或材料将引线610到616、620和凸缘630相对于彼此固持在固定定向上。
导电连接，例如导电接合线650到656，将管芯602上的输入信号和偏置电压接合衬垫(或端子)电连接到装置600的输入侧上的导电引线610到616。举例来说，一个或多个第一接合线650可将输入RF信号引线610电连接到对应于输入端子(例如，输入端子202，图2)的第一接合衬垫，并且输入RF信号引线610可用于将输入RF信号传送到多尔蒂IC 602。
如先前结合图2所论述，多尔蒂IC 602上的偏置电路(例如，偏置电路270、270′、270″、282，图2)可具有多点输入端子，其具有电连接的第一和第二或左侧(L)和右侧(R)端子(例如，271-L/271-R、271′-L/271′-R，及284-L/284-R，图2)。当耦合到装置封装604时，第一(例如，左侧)端子(例如，端子271-L、271-L′、284-L，图2)定位在等分线601的一侧(例如，左侧)，并且第二(例如，右侧)端子(例如，端子271-R、271′-R、284-R，图2)定位在等分线601的另一侧(例如，右侧)。如先前所描述，对应的若干对左侧和右侧端子通过导电路径(例如，导电路径272、272′、285，图2)电连接在一起。运用此配置，可通过等分线601左侧的偏置引线611、613、615、通过等分线601右侧的偏置引线612、614、616或通过等分线601左侧和右侧的偏置引线电连接到每一偏置电路输入端子。因此，当多尔蒂放大器装置600附接到系统衬底(例如，PCB 710，图7)时，可从装置等分线601的左侧、右侧或从左侧和右侧进行偏置电压连接。此特征为多尔蒂放大器装置600连接到的系统衬底提供增加的设计灵活性。
为了进行偏置连接，一个或多个第二接合线651和/或652用于将一个或多个主放大器栅极偏置引线611和/或612分别电连接到主放大器栅极偏置电路(例如，栅极偏置电路270，图2)的对应于左侧和右侧端子(例如，端子271-L、271-R，图2)的第二和/或第三接合衬垫。类似地，一个或多个第三接合线653和/或654用于将一个或多个峰值放大器栅极偏置引线613和/或614分别电连接到峰值放大器栅极偏置电路(例如，栅极偏置电路270′、270″，图2)的对应于左侧和右侧端子(例如，端子271′-L、271′-R，图2)的第四和/或第五接合衬垫。最终，一个或多个第四接合线655和/或656用于将一个或多个漏极偏置引线615和/或616分别电连接到漏极偏置电路(例如，漏极偏置电路282，图2)的对应于左侧和右侧端子(例如，端子284-L、284-R，图2)的第六和/或第七接合衬垫。
根据一实施例，多尔蒂IC 602的输出(且更具体地说为组合节点结构290，图2)通过多个接合线670电连接到输出引线620。根据一实施例，封装604被设计成使得管芯602，且更具体地说为管芯602的组合节点结构，可在管芯602耦合到封装604时非常接近于输出引线620定位。因此，接合线670可相对较短。另外，接合线670的数目可被选择成相对较大(例如，20到40个接合线，或多或少)，这使得接合线670成为相对较低寄生电感元件。根据一实施例，接合线670具有在约20pH到约70pH(例如，约60pH)的范围中的电感值，但电感值也可更小或更大。理想地，接合线670被设计成使得接合线670的电感值尽可能低。
在一些实施例中，引线610到616、620和凸缘630可形成引线框架的部分。为了在装置制造期间完成包覆模制的封装，在附接管芯602和接合线650到656、670之后，管芯602、引线610到616、620的内端、接合线650到656、670和凸缘630的上部表面和侧表面可运用非导电(例如，塑料)模制化合物640、642囊封(仅在图6中部分地示出，以避免混淆装置600的内部组件)。模制化合物640、642限定引线610到616、620从其突出的装置600的周边，并且还限定装置600的顶部表面。装置600的底部表面由模制化合物640部分地限定，且由凸缘630的底部表面部分地限定。因此，当适当地耦合到系统衬底(例如，PCB710，图7)时，凸缘630可用以将接地参考传送到管芯602(例如，通过底部导电层328，图3)，并且还可充当装置600的散热片。
在类似但不同实施例中，具有图6中所示出的配置的引线610到616、620可用无引线封装的焊盘替换。凸缘630和焊盘可再次形成管芯602和接合线650到656、670附接到的引线框架，并且组合件可再次运用非导电模制化合物囊封以形成无引线表面安装装置(例如，DFN或QFN装置)。
在其它实施例中，封装604可以是气腔封装。在此实施例中，凸缘630可具有较大周边，其等于或大约等于装置600的周边。具有框架形状的非导电绝缘体(例如，陶瓷、塑料或另一种材料)可附接到凸缘的顶部表面，引线610到616、620可放置在非导电绝缘体上方，接合线650到656、670被附接，并且盖(未示出)放置在框架开口上方以将装置600的内部组件包覆在气腔中。
最终，多尔蒂放大器装置600并入到更大的电气系统(例如，蜂窝基站中的功率传输器阵容)中。举例来说，如图7中所示出，多尔蒂放大器装置720(例如，装置600，图6)可并入到放大器系统700中。
在一实施例中，放大器系统700包括单层或多层PCB 710，和耦合到PCB 710的多个元件。举例来说，放大器系统700可包括暴露在PCB 710的顶部及底部表面处的导电铸件715(或其它特征)，和连接到导电铸件715的多尔蒂放大器装置720(例如，装置600，图6)。更具体地说，多尔蒂放大器装置720的底部表面(例如，凸缘630的底部，图6)可物理地并且电连接到导电铸件715的顶部表面。导电铸件715又可电连接到系统接地，并且铸件715的底部表面可连接到系统散热片。因此，导电铸件715可充当接地参考和放大器系统700的散热片。
在典型配置中，放大器系统700包括输入RF连接器701和输出RF连接器702，其被分别配置以从RF信号源接收输入RF信号，并且产生放大后的输出RF信号供传输(例如，通过耦合到连接器702的蜂窝天线)。一个或多个偏置电压连接器703、704可用于从一个或多个电压源接收DC偏置电压。
另外，放大器系统700包括电耦合于连接器701到703与多尔蒂放大器装置720之间的多个导电路径和特征730到736。导电路径和特征730到736可由PCB 710的顶部导电层、底部导电层和/或内部导电层(如果包括)的图案化部分形成。
第一导电路径730将输入RF连接器701电连接到多尔蒂放大器装置720的输入RF信号引线722(例如，引线610，图6)。由输入RF连接器701接收的输入RF信号在系统700的操作期间通过第一导电路径730被传送到输入RF信号引线722。类似地，第二导电路径731将输出RF连接器702电连接到多尔蒂放大器装置720的输出RF信号引线728(例如，引线620，图6)。由多尔蒂放大器装置720产生的放大后的RF信号在系统700的操作期间通过第二导电路径731被传送到输出RF连接器702。
额外导电路径732、733、734将偏置电压连接器703电连接到在多尔蒂放大器装置720的第一侧上(例如，图6的装置600的等分线601的左侧)的多个偏置电压引线724(例如，引线611、613、615，图6)。多个漏极和栅极DC偏置电压在系统700的操作期间通过导电路径732到734被传送到偏置电压引线724。如先前结合图6更详细地解释，多尔蒂放大器装置720内的多尔蒂IC(例如，多尔蒂IC 200，图2)的偏置电路输入(例如，输入271、271′、284，图2)可被设计成使得额外或替代导电路径732′、733′、734′和额外或替代偏置电压连接器703′可另外或替代地用于将漏极和栅极偏置电压提供到在多尔蒂放大器装置720的第二侧上(例如，图6的装置600的等分线601的右侧)的偏置电压引线726。在输出侧上，导电路径735将偏置电压连接器704电连接到输出RF信号引线728(例如，直接地或通过路径731，如图7中所示出)。末级放大器的漏极DC偏置电压在系统700的操作期间通过偏置电压连接器704、导电路径735和输出RF信号引线728被传送到输出RF信号引线728。
根据一实施例，放大器系统700还包括并联电感器750，其电耦合于输出RF信号引线728与额外导电特征736之间。并联电感器750可以是例如离散电感器，其具有耦合到输出RF信号引线728(例如，直接地或通过如图7中所示出的路径731)的第一端子和耦合到导电特征736的第二端子，所述导电特征又电耦合到系统接地。在一实施例中，并联电感器750被配置成至少部分地吸收峰值放大器末级晶体管的漏极-源极电容(例如，图2的峰值放大器末级FET 250′、250″的漏极-源极电容CdsP)。在替代实施例中，由并联电感器750提供的并联电感的全部或一部分可替代地通过设计在偏置电压连接器704与输出RF信号引线728之间的优化导电路径735来提供，在此状况下可省去并联电感器750。尽管常规的不对称多尔蒂放大器系统可出于此目的包括并联电感，但并联电感通常需要在放大器封装内部(例如，在装置720内部)实施。然而，根据各个实施例，输出接合线(例如，接合线670，图6)的相对较低电感使得并联电感能够在放大器封装外部移动。这可使得能够减小放大器封装大小，同时还有助于更容易地调谐系统700，这是由于并联电感器750大小可被修改，而无需多尔蒂放大器装置720的重新设计。
图8是根据例子实施例的制造多尔蒂功率放大器IC(例如，多尔蒂IC 200，图2)、封装的多尔蒂放大器装置(例如，装置600，图6)和多尔蒂放大器系统(例如，系统700，图7)的方法的流程图。所述方法可通过形成放大器管芯(例如，管芯201，图2)而在块802中开始，所述放大器管芯包括一体成型的主放大器晶体管(例如，FET 226、230，图2)、峰值放大器晶体管(例如，FET 246′、246″、250′、250″，图2)和组合节点结构(例如，组合节点结构290，图2)。另外，形成放大器管芯可包括使功率分离器(例如，分离器204，图2)、匹配网络(例如，IMN222、242′、242″、ISMN 228、248′、248″，图2)、偏置电路(例如，偏置电路270、270′、270″，图2)、VBW电路(例如，VBW电路280、280′、280″，图2)和/或其它集成组件(例如，电容器239，图2)一体成型。在替代实施例中，前一句中的电路和组件中的一些可实施于不同于放大器管芯的衬底上。
在块804中，通过将主放大器末级晶体管(例如，FET 230，图2)的输出端子(例如，漏极端子231，图2)连接到组合节点结构(例如，组合节点结构290，图2)来完成多尔蒂放大器IC(例如，多尔蒂放大器IC 200，图2)。举例来说，可运用接合线(例如，接合线238，图2)进行连接，所述接合线具有预定长度、高度和数目以在主放大器输出与峰值放大器输出之间创建所要相位延迟(例如，90度)。另外，与隔离结构(例如，隔离结构292，图2)相关联的额外接合线(例如，接合线294，图2)还可耦合到在从主放大器末级晶体管发射的接合线(例如，接合线238，图2)与峰值放大器末级晶体管(例如，FET 250′、250″，图2)之间的管芯顶部表面。
在块806中，多尔蒂放大器IC(例如，多尔蒂IC 200，图2)接着可被封装。如先前所提及，多尔蒂放大器IC可被封装于包覆模制的或气腔功率封装中。或者，多尔蒂放大器IC可作为裸管芯附接到系统衬底(例如，模块或PCB衬底)。当被封装于包覆模制的封装(例如，封装604，图6)中时，多尔蒂放大器IC可连接到引线框架的导电凸缘，接合线(例如，接合线650到656、670，图6)可耦合在引线框架的输入、输出和偏置引线与多尔蒂放大器IC的适当接合衬垫之间，并且凸缘、引线和多尔蒂放大器IC可被囊封在模制化合物中。当被封装于气腔封装中时，绝缘体框架可附接到导电凸缘的顶部表面，多尔蒂放大器IC可连接到框架开口中的凸缘的顶部表面，输入、输出和偏置引线可连接到绝缘体框架的顶部表面，接合线(例如，接合线650到656、670，图6)可耦合在输入、输出和偏置引线与多尔蒂放大器IC的适当接合衬垫之间，并且盖可施加在凸缘、绝缘体框架、引线、接合线和多尔蒂放大器IC上方以将多尔蒂放大器IC包覆在气腔中。
在块808中，可通过将多尔蒂放大器装置(例如，装置600，图6)(或在一些实施例中，裸管芯)附接到系统衬底，例如PCB(例如，PCB710，图7)来完成放大器系统(例如，系统700，图7)。更具体地说，多尔蒂放大器装置的底部表面可连接到导电铸件(coin)(例如，铸件715，图7)以将接地参考和散热片提供到装置，并且装置的输入、输出和偏置引线可连接到系统衬底的对应的导电路径(例如，路径730到734，图7)。
根据一实施例，在块810中，额外组件可耦合到系统衬底(例如，PCB 710，图7)以完成放大器系统。举例来说，如先前所描述，离散电感器(例如，电感器750，图7)可通过将电感器耦合到系统衬底的导电特征(例如，路径731和特征736，图7)而耦合在多尔蒂放大器装置的输出引线(例如，输出引线728，图7)与接地参考之间。接着所述方法可结束。
多路径放大器(例如，多尔蒂放大器)的实施例包括半导体管芯、射频(RF)信号输入端子、与半导体管芯一体成型的组合节点结构，和与管芯一体成型的第一及第二放大器(例如，主放大器和峰值放大器)。第一和第二放大器的输入电耦合到RF信号输入端子。多个接合线连接于第一放大器的输出与组合节点结构之间。第二放大器的输出电耦合到组合节点结构(例如，通过具有可忽略的相位延迟的导电路径)。第一和第二放大器的输出之间的相位延迟基本上等于90度。第二放大器可划分成物理地位于第一放大器的相对侧上的两个放大器部分。
多尔蒂放大器集成电路的实施例包括半导体管芯、RF信号输入端子、与半导体管芯一体成型并且包括暴露在半导体管芯的顶部表面处的导电接合衬垫的组合节点结构、与管芯一体成型的主放大器，和与管芯一体成型的峰值放大器。主放大器和峰值放大器的输入电耦合到RF信号输入端子。主放大器包括具有第一漏极端子的第一FET，并且多个接合线连接于第一FET的第一漏极端子与组合节点结构之间。峰值放大器的输出也电耦合到组合节点结构。
根据另一实施例，峰值放大器划分成物理地位于第一放大器的相对侧上的第一和第二峰值放大器部分。第一峰值放大器部分包括输入和具有第二漏极端子的第二FET，所述第二漏极端子电耦合到组合节点结构。第二峰值放大器部分包括输入和具有第三漏极端子的第三FET，所述第三漏极端子电耦合到组合节点结构。组合节点结构具有从第二FET的第二漏极端子的外端延伸到第三FET的第三漏极端子的外端的长度。
此外，本文中包括的各附图中示出的连接线旨在表示各种元件之间的示例性功能关系和/或物理耦合。应注意，许多替代或额外的功能关系或物理连接可存在于主题的实施例中。此外，本文中还可仅出于参考的目的使用某些术语，且因此这些术语并不意图具有限制性，并且除非上下文清楚地指示，否则指代结构的术语“第一”、“第二”和其它此类数值术语并不暗示顺序或次序。
如本文中所使用，“节点”意味着任何内部或外部参考点、连接点、接合点、信号线、导电元件等等，在“节点”处存在给定信号、逻辑电平、电压、数据模式、电流或量。此外，两个或多于两个节点可通过一个物理元件实现(并且尽管在公共节点处接收或输出，但仍然可对两个或多于两个信号进行多路复用、调制或者区分)。
以上描述是指元件或节点或特征“连接”或“耦合”在一起。如本文中所使用，除非以其它方式明确地陈述，否则“连接”意味着一个元件直接接合到另一元件(或直接与另一元件通信)，且不必以机械方式。同样，除非以其它方式明确地陈述，否则“耦合”意指一个元件直接或间接接合到另一元件(或直接或间接以电学或其它方式与另一元件通信)，且不必以机械方式。因此，尽管图中示出的示意图描绘元件的一个示例性布置，但额外的介入元件、装置、特征或组件可存在于所描绘主题的实施例中。
如本文中所使用，词语“示例性”和“例子”意味着“充当例子、实例或说明”。本文中描述为示例性或例子的任何实施方案未必应被解释为比其它实施方案优选或有利。此外，不希望受前述技术领域、背景技术或具体实施方式中所呈现的任何所表达或暗示的理论约束。
尽管前述具体实施方式中已呈现至少一个示例性实施例，但应了解，存在大量变化形式。还应了解，本文中所描述的示例性实施例并不意图以任何方式限制所要求主题的范围、适用性或配置。实际上，前述具体实施方式将向本领域的技术人员提供用于实施所描述的实施例的方便的指南。应理解，可在不脱离由权利要求书所限定的范围的情况下对元件的功能和布置作出各种改变，权利要求书所限定的范围包括于提交本专利申请案时的已知等效物和可预见的等效物。

Claims (10)

1.一种多路径放大器(100，200)，其特征在于，包括：
半导体管芯(201)；
射频RF信号输入端子(202)；
组合节点结构(290)，其与所述半导体管芯(201)一体成型；
第一放大器(220)，其与所述半导体管芯(201)一体成型，其中所述第一放大器(220)的输入(225)电耦合到所述RF信号输入端子(202)：
多个接合线(238)，其连接于所述第一放大器(220)的输出(231)与所述组合节点结构(290)之间；及
第二放大器(240′，240″)，其与所述半导体管芯(201)一体成型，其中所述第二放大器(240′，240″)的输入(245′，245″)电耦合到所述RF信号输入端子(202)，并且所述第二放大器(240′，240″)的输出(251′，251″)电耦合到所述组合节点结构(290)。
2.根据权利要求1所述的多路径放大器，其特征在于，所述组合节点结构(290)包括暴露在半导体管芯(201)的顶部表面处的细长导电接合衬垫。
3.根据权利要求1或权利要求2所述的多路径放大器，其特征在于，所述第二放大器(240′，240″)的所述输出(251′，251″)运用具有可忽略的相位延迟的导电路径连接到所述组合节点结构(290)。
4.根据在前的任一项权利要求所述的多路径放大器，其特征在于，所述第一放大器(220)的所述输出(231)与所述第二放大器(240′，240″)的所述输出(251′，251″)之间的相位延迟基本上等于90度。
5.根据权利要求4所述的多路径放大器，其特征在于，进一步包括耦合在所述第一放大器(220)的所述输出(231)与接地参考之间的一个或多个电容器(239)，其中所述第一放大器(220)的所述输出(231)与所述第二放大器(240′，240″)的所述输出(251′，251″)之间的所述相位延迟由CLC拓扑产生，所述CLC拓扑包括所述第一放大器(220)的所述输出(231)处的漏极-源极电容、所述一个或多个电容器(239)的电容、所述多个接合线(238)的电感，和所述第二放大器(240′，240″)的所述输出(251′，251″)处的漏极-源极电容的至少一部分。
6.根据在前的任一项权利要求所述的多路径放大器，其特征在于，所述半导体管芯(201)包括基础半导体衬底(310)，所述基础半导体衬底具有在约1000ohm/cm到约100,000ohm/cm或更大的范围中的体电阻率。
7.根据在前的任一项权利要求所述的多路径放大器，其特征在于：
所述第二放大器(240′，240″)划分成物理地位于所述第一放大器(220)的相对侧上的两个放大器部分(240′，240″)。
8.根据在前的任一项权利要求所述的多路径放大器，其特征在于：
所述第一放大器(220)包括第一两级放大器，所述第一两级放大器具有在第一级联布置中耦合在所述RF信号输入端子(202)与所述组合节点结构(290)之间的第一前置放大器晶体管(226)和第一末级放大器晶体管(230)；且
所述第二放大器(240′，240″)包括第二两级放大器，所述第二两级放大器具有在第二级联布置中耦合在所述RF信号输入端子(202)与所述组合节点结构(290)之间的第二前置放大器晶体管(246′，246″)和第二末级放大器晶体管(250′，250″)。
9.根据权利要求8所述的多路径放大器，其特征在于：
所述第一前置放大器晶体管(226)包括具有第一栅极端子(225)和第一漏极端子(227)的第一场效应晶体管FET，其中所述第一栅极端子耦合到所述RF信号输入端子(202)；
所述第一末级放大器晶体管(230)包括具有第二栅极端子(229)和第二漏极端子(231)的第二FET，其中所述第二栅极端子(229)电耦合到所述第一漏极端子(227)，并且所述第二栅极端子(229)电耦合到所述组合节点结构(290)；
所述第二前置放大器晶体管(246′，246″)包括具有第三栅极端子(245′，245″)和第三漏极端子(247′，247″)的第三FET，其中所述第三栅极端子耦合到所述RF信号输入端子(202)；且
所述第二末级放大器晶体管(250′，250″)包括具有第四栅极端子(249′，249″)和第四漏极端子(251′，251″)的第四FET，其中所述第四栅极端子(249′，249″)电耦合到所述第三漏极端子(247′，247″)，并且所述第四栅极端子(249′，249″)电耦合到所述组合节点结构(290)。
10.一种多尔蒂放大器集成电路(100，200)，其特征在于，包括根据在前的任一项权利要求所述的多路径放大器，
其中所述组合节点结构(290)包括暴露在半导体管芯(201)的顶部表面处的导电接合衬垫，
其中所述第一放大器(220)是主放大器(220)，其包括具有第一漏极端子(231)的第一场效应晶体管FET(230)，所述第一漏极端子形成所述第一放大器(220)的所述输出(231)，其中所述第一放大器(220)的所述输入(225)是所述主放大器(220)的第一输入(225)，
其中所述第二放大器(240′，240″)是峰值放大器(240′，240″)。
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