CN103477554B - 放大器和相关集成电路 - Google Patents

Abstract

提供用于放大器系统的装置，并且提供相关的集成电路。示例性集成电路（114，200）包含主放大器布置（102，202）、在主放大器布置（102，202）的输出与集成电路（114，200）的第一输出（118，218）之间耦合的第一阻抗匹配电路系统（106，206）、峰化放大器布置（104，204）、以及在峰化放大器布置（104，204）的输出与集成电路（114，200）的第二输出（132，232）之间耦合的第二阻抗匹配电路系统（108，208）。在一个示例性实施例中，第一阻抗匹配电路系统（106，206）和第二阻抗匹配电路系统（108，208）具有不同的电路拓扑和不同物理拓扑。

Description

放大器和相关集成电路

技术领域

此处所描述的主题的实施例总体上涉及电子电路，更具体地，本主题的实施例涉及放大器和相关放大器电路拓扑。

背景技术

放大器通常被用于放大信号。例如，在射频（RF）或蜂窝应用中，基站或其他基础设施组件采用放大器在更大的距离内广播信号。对于具有相对高的峰均比率的通信方案，多赫蒂放大器拓扑通常被用于提高效率。多赫蒂放大器拓扑通常包含一对放大器、主（或载波）放大器以及峰化（或辅助）放大器。峰化放大器被偏置，以在输入信号增加高于将导致主放大器饱和的电平时开启，从而减少在主放大器的输出上的阻抗，以使得主放大器与由峰化放大器传送的电路结合，传送更多电流。

附图说明

当结合下列附图考虑时，通过参考具体描述和权利要求，可以更完整地理解本主题，在附图中，相同附图标记指代贯穿全部附图的相似要素。

图1是根据本发明一个实施例的放大器系统的框图；以及

图2-4是根据本发明一个实施例的适用于图1的放大器系统的集成电路的顶部和局部截面图。

具体实施方式

下文具体描述本质上仅是解释性的，并且其目的不是限定本主题的实施例或这些实施例的应用和使用。本文所使用的词语“示例性”指“用作示例、实例或说明”。本文描述为示例性的任何实施方式不一定被解释为优于其他实施方式的优选的或有优势的。此外，无意受传统技术领域、背景或下文具体描述中所提出的明示或暗示的理论约束。

本文中所描述的主题的实施例涉及放大器和阻抗匹配电路系统（circuitry），其适于在相对于传统多赫蒂放大器拓扑能够实现相对高的增益和相对高的效率的多赫蒂放大器拓扑中使用。如下文将更具体描述的，在一个示例性实施例中，用于峰化放大器的输出阻抗匹配电路系统具有不同于主放大器的输出阻抗匹配电路系统的电路拓扑和物理拓扑。结果，当在单一器件封装或击集成电路中实施放大器和它们的相关输出阻抗匹配电路系统时，凭借来自输出阻抗电路系统的输出信号之间的相位关系差异连同输出阻抗电路系统的物理差异，可以减少在放大器的输出之间的电感耦合。本文所使用的电路拓扑应被理解为指电气组件的互连，其中，如果电气组件以不同方式被互相连接，或者对于不同电气组件被互换，则两个电路拓扑是不同的，同时，物理拓扑应被理解为指代电气电路的物理结构或形状，其中，如果它们的形状在任何维度上存在偏差，则两个物理拓扑是不同的。

图1描述了放大器系统100的示例性实施例，在无限制的情况下，放大器系统100包含第一放大器布置102、第二放大器布置104、耦合至第一放大器布置102的输出的第一输出阻抗匹配电路系统106、耦合至第二放大器布置104的输出的第二输出阻抗匹配电路系统108、耦合至第一放大器布置102的输入的第一输入阻抗匹配电路系统110以及耦合至第二放大器布置104的输入的第二输入阻抗匹配电路系统112。在一个示例性实施例中，放大器系统100被配置为多赫蒂放大器，其中，第二放大器布置104被偏置，使得第二放大器布置104用作峰化（或辅助）放大器，其当在第二放大器布置104的输入处的信号幅度高于阈值时，提供功率，并且另外，当在第二放大器布置104的输入处的信号幅度低于阈值时，予以关闭，同时第一放大器布置102被偏置，使得第一放大器布置102始终接通，并且用作主（或载波）放大器。因此，为了方便起见，在无限制的情况下，第一放大器布置102此处被可选地称为主放大器，并且第二放大器104被可选地称为峰化放大器。在图示的实施例中，主放大器102、峰化放大器104、输出阻抗匹配电路系统106、108以及输入阻抗匹配电路系统110、112被封装成单一器件封装或者集成电路114，如下文将进行更具体的描述。

在一个示例性实施例中，将主放大器102实现为被配置成AB类放大器的一个或多个晶体管，即，将一个或多个晶体管偏置，以提供介于180与360度之间的传导角。第一输入阻抗匹配电路系统110耦合在主放大器102的输出和集成电路114的第一输入116之间，并且被配置成在放大器系统100的基础频率（或载波频率）的第一输出116处提供期望的输入阻抗，并且第一输出阻抗匹配电路系统106耦合在主放大器102的输出和集成电路114的第一输出节点118之间，并且被配置成在放大器系统100的基础频率处的集成电路114的输出118处提供期望的输出阻抗。在一个示例性实施例中，放大器系统100被用于传输射频信号，其中，基础频率（或载波频率）是透射频率。

在一个示例性实施例中，将峰化放大器104实现为被配置成C类放大器的一个或多个晶体管，即，将一个或多个晶体管偏置，以提供小于180度的传导角。峰化放大器104被偏置，以在主放大器102饱和时，即，当对于峰化放大器104的输入信号（输入电压）超过表示主放大器102处于或接近饱和的阈值信号电平（或电压）时，予以接通。第二输入阻抗匹配电路系统112耦合在峰化放大器104的输入和集成电路114的第二输入130之间，并且被配置成在放大器系统100的基础频率处的第二输入130处，提供期望的输入阻抗，并且第二输出阻抗匹配电路系统108耦合在峰化放大器104的输出和集成电路114的第二输出节点132之间，并且被配置成在放大器系统100的基础频率处的集成电路114的输出处，提供期望的输出阻抗。

在一个示例性实施例中，将主放大器输出阻抗匹配电路系统106实现为高通阻抗匹配电路拓扑。例如，在图1所示的实施例中，将主放大器输出阻抗匹配电路系统106实现为分路电感阻抗匹配电路拓扑，其包含在节点120处的主放大器102的输出与集成电路114的输出118之间串行电配置的第一电感元件122、在节点120处的主放大器102的输出与基准电压节点121之间连接的第二电感元件124、以及在基准电压节点121处的第二电感元件124和被配置成接收用于放大器系统100的接地基准电压的节点128之间连接的电容元件126。如图所示，第二电感元件124和电容元件126被串行电配置在节点120处的主放大器102的输出与接地基准电压节点128之间。在一个示例性实施例中，主放大器输出阻抗匹配电路系统106提供单相位反转（例如，90度相移），其导致在输出118处的信号相位相对于在节点120处的主放大器102的输出处的信号被偏移90度。

在示例性实施例中，选择电容元件126的电容，以在基准电压节点121处在主放大器102的输出处提供射频（RF）电信号的虚拟接地基准电压，使得第二电感元件124用作对于RF接地电压的分路电感，同时，选择电感元件122、124的电感，以在放大器系统100的基础频率处的集成电路114的输出118处提供期望的阻抗。例如，对于具有功率处理能力在大约50W至大约500W范围内的主放大器102的在大约1.8GHz至大约2.2GHz范围内的基础频率，电容元件126的电容可以在大约70pF至大约500pF的范围内选择，电感元件122的阻抗可以在大约100pH至大约800pH的范围内选择，并且电感元件124的电感可以在大约100pH至大约500pH的范围内选择，使得主放大器输出阻抗匹配电路系统106在大约1至5ohm范围内，在集成电路114的输出118处提供输出阻抗。应理解的是，在输出118处的期望输出阻抗可以是随后变换成用于在功率合并器160的输入处阻抗匹配的不同值的中间阻抗，因此，在输出118处的输出阻抗将改变，以适应特定实施的需要。

在一个示例性实施例中，将峰化放大器输出阻抗匹配电路系统108实现为低通阻抗匹配电路拓扑。例如，在图1所示的实施例中，将峰化放大器输出阻抗匹配电路系统108实现为分路电容阻抗匹配电路拓扑，其包含在峰化放大器104的输出和节点140之间电串联的第一电容元件134、在节点140和集成电路114的输出132之间电串联的第二电感元件134和在节点140和接地基准电压节点128之间连接的电容元件138。峰化放大器输出阻抗匹配电路系统108的图示实施例提供双相位反转（例如，180度相移），其导致在输出132处的信号相位相对于在峰化放大器104的输出处的信号被偏移180度。

如上所述，选择电容元件138的电容和电感元件134、136的电感，以在放大器系统100的基础频率处的集成电路114的输出132处提供期望的输出阻抗。例如，对于具有在大约50w至大约500W范围内的功率处理能力的峰化放大器104的大约1.8GHz至大约2.2GHz的基础频率，电容元件138的电容可以在大约15pF至大约150pF的范围内选择，电感元件134的电感可以在大约100pH至大约400pH的范围内选择，并且电感元件136的电感可以在大约50pH至大约150pH的范围内选择，使得峰化放大器输出阻抗匹配电路系统108在大约1至5ohm范围内，在集成电路114的输出132处提供输出阻抗。如上所述，实践中，在输出132处的输出阻抗可以改变，以适应特定实施例的需要。

在图示的实施例中，输入116、130和输出118、132通常表示封装引线、针或用于产生与集成电路114的内部组件（例如放大器102、104）电连接的其他物理接口。以如上文所述的关于输出阻抗匹配电路系统106、108的类似方式，主放大器输入阻抗匹配电路系统110被配置成在放大器系统100的基础频率处的集成电路114的输入116处提供期望的输入阻抗，并且峰化放大器输入阻抗匹配电路系统112被配置成在放大器系统100的基础频率处的集成电路114的输入130处提供期望的输入阻抗。例如，对于大约1.8GHz至2.2GHz的基础频率，主放大器输入匹配电路系统110在大约1至5ohm的范围内，在集成电路114的输入116处提供输入阻抗，并且峰化放大器输入阻抗匹配电路系统112在大约1至5ohm的范围内，在集成电路114的输入130处提供输入阻抗；然而，如上所述，实践中，在输入116和130处的输入阻抗可以改变，以适应特定实施例的需求。根据一个实施例，主放大器输入阻抗匹配电路系统110和峰化放大器输入阻抗匹配电路系统112每个被实现为低通阻抗匹配电路拓扑，诸如以如上文所述的关于峰化放大器输出阻抗匹配电路系统108相似的方式，配置分路电容阻抗匹配电路拓扑。然而，应注意的是，本文所描述的主题无意限定于用于输入阻抗匹配电路系统110、112的任何特定配置和/或电路拓扑，并且在某些实施例中，主放大器输入阻抗匹配电路系统110和峰化放大器输入阻抗匹配电路系统112可以不同，并且主放大器输入阻抗匹配电路系统110和/或峰化放大器输入阻抗匹配电路系统112可以被实现为高通阻抗匹配电路拓扑。

在图1所示的实施例中，放大器系统100被配置用于多赫蒂放大器实施方式。在这一方面，放大器系统100包含功率分解器（功率划分器）150，其被配置成将输入信号的输入功率划分，以在主放大器102和峰化放大器104之间被放大，并且每个输入116、130被耦合至功率分解器150的各个输出，以接收由放大器系统100放大的输入信号的部分。例如，功率分解器150的第一输出可以耦合到与主放大器102相对应的输入116并且功率分解器150的第二输出可以耦合到与峰化放大器104相对应的输入130，并且功率分解器150可以在放大器102、104之中相等地分配输入功率，使得大概输入信号功率的百分之五十被提供到输入116处的主放大器102并且输入信号功率的百分之五十被提供到输入130处的峰化放大器104。如上所述，在示例性实施例中，峰化放大器104被偏置用于C类操作，使得当在输入130处的输入信号功率（或电压）小于表示主放大器102处于或接近饱和的阈值时，峰化放大器104被关闭。

在示例性实施例中，集成电路114的每一个输出118、132耦合到功率合并器160的各个输入，该功率合并器160将在输出118、132处的放大输出信号合并以产生提供给功率分解器150的输入信号的放大型式。在示出的实施例中，诸如阻抗变换器或传输线的阻抗变换元件152被耦合在集成电路114的输出118和功率合并器160的输入之间，使得当峰化放大器104被关闭时通过功率合并器160看到的峰化放大器104的输出的有效阻抗（例如，在输出132处的有效输入阻抗）被表现为开路（例如，有效地无限阻抗）。为了补偿阻抗变换元件152，包括四分之一波长变换器的阻抗匹配元件156（例如，90度相位长度传输线）被耦合在与峰化放大器104相对应的功率分解器150的输出和峰化放大器104的输入130之间，使得存在提供给峰化放大器104的输入130的输入信号的部分相对于提供给主放大器102的输入116的输入信号的部分之间的90度相位差。除了阻抗匹配元件154、156之外，在示例性实施例中，阻抗匹配元件170、180耦合到集成电路114的输出118、132以匹配在功率合并器160的输入处的阻抗。关于这一点，主放大器输出阻抗匹配电路系统106、阻抗匹配元件170和阻抗变换元件152被配置为在与主放大器102相对应的功率合并器160的输入处提供阻抗，其基本上等于由峰化放大器输出阻抗匹配电路系统108和阻抗匹配元件180提供的在与峰化放大器104相对应的功率合并器160的输入处的阻抗。虽然没在图1中示出，但是在实际的实施例中，另外的四分之一波长阻抗变换器可以由功率合并器160实现，或以其他方式跟随功率合并器160的输出。

应该注意，与由峰化放大器输出阻抗匹配电路系统108提供的双相位反转结合的阻抗匹配元件156中包括的四分之一波长阻抗变换元件导致在集成电路114的第二输出132处的信号相对于在集成电路114的第一输出118处的信号异相，从而降低在集成电路114的输出118、132处信号之间的耦合。

应该理解，图1是用于解释的目的和简化描述的放大器系统100的简化表示，而且实际的实施例可以包括其他的器件和组件以提供另外的功能和特征，和/或放大器系统100可以是更大的电气系统的一部分，如将理解的。因而，虽然图1描绘了电路元件和/或端子之间直接的电气连接，但是实施例可以使用中间电路元件和/或部件而起基本上相似方式的作用。

图2-4描绘了适于用作图1的放大器系统100中的集成电路114的集成电路200的示例性实施例的顶部和局部截面图。如上所述，集成电路200包括主放大器202、峰化放大器204、耦合在主放大器202和它的相关的输出封装导线218之间的主放大器输出阻抗匹配电路系统206、耦合在峰化放大器204和它的相关的输出封装导线232之间的峰化放大器输出阻抗匹配电路系统208、耦合在主放大器202和它的相关的输入封装导线216之间的主放大器输入阻抗匹配电路系统210以及耦合在峰化放大器204和它的相关的输入封装导线230之间的峰化放大器输入阻抗匹配电路系统212。集成电路200的元件类似于图1的上下文中上述的对应元件，并且因此，在图2-4的上下文中这种的共同方面将不多余地描述。

现在参考图2-3，主放大器202优选地实现为一个或多个在半导体基底（或管芯）300上形成的晶体管，该半导体基底（或管芯）300形成在或相反安装或粘贴于为集成电路200提供电气接地基准电压（例如，接地基准电压节点128）的金属基底205（例如，铜等）。关于这一点，金属基底205用作集成电路200的主安装结构，使得集成电路200的其他的组件（例如，输入阻抗匹配电路系统210、212、峰化放大器204、峰化放大器输出阻抗匹配电路系统208等等）形成在或相反安装或粘贴于金属基底205的周围区域，如在下面详细的描述。如上所述，在示例性实施例中，形成在半导体基底300上的一个或多个晶体管被配置为使得主放大器202以AB类模式操作。关于这一点，由主放大器202生成的放大输出信号在形成在半导体基底300上的一个或多个晶体管的端子（例如，漏极端子）处呈现，并且晶体管管芯300包括在其上形成的导电的接触区域280用于连接至其中出现放大输出信号（例如，主放大器202的输出）的晶体管的端子。

如上所述，主放大器输出阻抗匹配电路系统206包括耦合在主放大器202和与主放大器202相对应的输出封装导线218（例如，输出118）之间的第一电感元件222（例如，电感元件122）、在金属基底205上形成分电容元件226（例如，电容元件126）以及耦合在主放大器202和电容元件226之间分第二电感元件224（例如，电感元件124）。在图3的示出的实施例中，电容元件226被实现为金属氧化物半导体（MOS）电容器，其包括导电层320，诸如形成在金属基底205上的一层掺杂硅材料，一层介电材料322，诸如形成覆盖导电层320的氧化物材料，以及另一导电层324，诸如形成覆盖介电材料322的层的金属材料层。可以选择介电材料322的厚度和/或介电常数以为电容元件226提供电容，使得金属层324的电压对应于RF接地电压，在电容元件126的上下文中如上所述。应该充分意识到，电容元件226不意指限于MOS电容器结构，并且在实践中，电容元件226可以使用另一个适当的电容器结构实现。

在示例性实施例中，第一电感元件222被实现为一个或多个导电线（或接合线），每一个电线222具有被焊接、结合、粘贴或以其他方式电连接到接触区域280第一端以及被焊接、结合、粘贴或以其他方式电连接到输出封装导线218的相反端。类似地，第二电感元件224被实现为导电线，其具有被焊接、结合、粘贴或以其他方式电连接到管芯300上接触区域280的第一端以及被焊接、结合、粘贴或以其他方式电连接到电容元件226的金属层324的相反端。选择第一电感元件222的电线的数量和/或长度以为第一电感元件222（例如，电感元件122）提供期望的电感并且选择第二电感元件224的电线的数量和/或长度以为第二电感元件224（例如，电感元件124）提供期望的电感，从而在输出封装导线218（例如，输出118）处提供期望的阻抗，如上所述。

如图2所示，在从主放大器202（或管芯300）至输出封装导线218延长的z-方向上电线222、224的长度互相基本平行地排列，在x-方向上具有最小的偏差，然而，如图3所示，在yz参考面中电线222、224的轨迹的截面或轮廓是不同的。关于这一点，电线224的长度在y-方向向下延长以及在z-方向横向延长至电容元件226之前首先在y-方向（例如，相对于基底205的垂直方向或法线方向）从接触区域280和/或管芯300延长至管芯300上方的顶点350。相反地，电线222首先在z-方向（例如，水平方向或横向）从接触区域280和/或管芯300延长至导线218上方的顶点360，以及在y-方向具有最小的增加，使得第一电感元件的电线222的顶点360在z-方向上在第二电感元件的电线224的顶点350远端。如所示，第二电感元件的电线224在yz参考面中具有从管芯300至电容元件226的更垂直的轨迹，其倾斜于在yz参考面电线222的轨迹（例如，从管芯300至导线218更水平的轨迹），如电线222、224横跨在Z方向上。电线222、224的轨迹指示电流的物理方向在yz参考面中通过电线222、224，并且因而，借助于在从管芯300至电容元件226距离上的不同轨迹增加在yz参考面中电线222、224之间的角度，减小了由于电流通过电线222、224引起的电线222、224之间的耦合。

现在参考图2和4，峰化放大器204优选地实现为一个或多个在半导体基底（或管芯）400上形成的晶体管，该半导体基底（或管芯）400形成在或以其他方式安装或粘贴于金属基底205。如上在图1的上下文中所述，在示例性实施例中，形成在半导体基底400上的一个或多个晶体管被配置为使得峰化放大器204以C类模式操作。如上所述，由峰化放大器204生成的放大输出信号在形成在半导体基底400上的晶体管的端子（例如，漏极端子）处呈现，并且晶体管管芯400包括在其上形成的导电的接触区域282用于连接至其中出现放大输出信号（例如，峰化放大器204的输出）的晶体管的端子。

如上所述，峰化放大器输出阻抗匹配电路系统208包括耦合在峰化放大器204和在金属基底205上形成的电容元件238（例如，电容元件138）之间的电感元件234（例如，电感元件134）以及耦合在电容元件238和与峰化放大器204相对应的输出封装导线232（例如，输出132）之间的电感元件236（例如，电感元件136）。在图4的示出的实施例中，电容元件238被实现为MOS电容器，其包括形成在金属基底205上的一层掺杂硅材料420、形成覆盖硅材料420层的一层介电材料422、以及形成覆盖介电材料422层的一层金属材料424。如上所述，电容元件238不意在限于MOS电容器结构，并且在实践中，可以使用另一个适当的电容器结构实现电容元件238。

在示例性实施例中，电感元件234被实现为一个或多个导电线（或接合线），每一个电线234具有被焊接、结合、粘贴或以其他方式电连接到接触区域282用于峰化放大器204的输出的第一端，以及被焊接、结合、粘贴或以其他方式电连接到电容元件238的金属层424的相反端。类似地，电感元件236被实现为一个或多个导电线，每一个电线236具有被焊接、结合、粘贴或以其他方式电连接到电容元件238的金属层424的第一端，以及被焊接、结合、粘贴或以其他方式电连接到与峰化放大器204相对应的输出封装导线232的相反端。选择电线234、236的数量和/或长度以为电感元件234、236（例如，电感元件134、136）提供期望的电感并且选择介电材料422的厚度和/或介电常数以为电容元件238（例如，电容元件138）提供期望的电容，从而在输出封装导线232（例如，输出132）处提供期望的阻抗，如上所述。应该注意虽然图2和4将电感元件234、236描绘为单独的电线，但是在一些实际的实施例中，电感元件234、236可以被实现为具有其端部结合至接触区域282的单一导电线以及具有沿着被缝合结合至电容元件238的电线的长度的内部位置的输出封装导线232以提供与使用单一导电线的图4中示出的电感元件234、236相似的几何形状和/或轮廓。

如图2所示，在从峰化放大器204（或管芯400）延长至输出封装导线232的电线234、236的长度被排列基本平行于z-方向，并且因而，基本平行于在z-方向上主放大器输出阻抗匹配电路系统206的电线222、224的长度。然而，如图4所示，在yz参考面中电线234、236的轨迹的截面或轮廓不同于电线222、224的那些。关于这一点，电线234的长度在y-方向首先向下延长至电容元件238之前首先在z-方向（例如，水平地或横向地）从接触区域282和/或管芯400延长至电容元件238上方的顶点450，以及在y-方向上具有最小的增加（例如，在电线234和基底205之间距离的最小的增加）。如此，电线234的顶点450在z-方向上位于电线224的顶点350的远端，并且电线234具有更水平的轨迹，其在yz参考面中倾斜于电线224的更垂直的轨迹，如电线224、234横跨在z-方向上，从而通过在yz参考面增加在电线224、234之间的角度减少了在电线224和电线234之间的耦合。如所示，电线236的轨迹在yz参考面倾斜于电线222的轨迹，从而减少在电线222、236之间的耦合。

现在参考图3-4，并且继续参考图1-2，借助于峰化放大器输出阻抗匹配电路系统208的物理拓扑相对于主放大器输出阻抗匹配电路系统206的物理拓扑的差异，减少了在峰化放大器输出阻抗匹配电路系统208和主放大器输出阻抗匹配电路系统206之间的耦合。结果，如以下更详细描述的，在峰化放大器输出阻抗匹配电路系统208和主放大器输出阻抗匹配电路系统206之间的距离当封装在单一的集成电路114、200（或器件封装）中时被减小。

再次参考图1-2，如图1的上下文中所述，在示例性实施例中，主放大器输入阻抗匹配电路系统110、210和峰化放大器输入阻抗匹配电路系统112、212每一个被实现为低通阻抗匹配电路拓扑。如图2所示，主放大器输入阻抗匹配电路系统210和峰化放大器输入阻抗匹配电路系统212每一个被实现为分路电容阻抗匹配电路拓扑，该分路电容阻抗匹配电路拓扑以与如上关于峰化放大器输出阻抗匹配电路系统208所述的类似方式被配置在输入封装导线216、230和放大器202、204和/或晶体管管芯300、400之间。然而，应该注意，在此描述的主题不意在限于输入阻抗匹配电路系统210、212的任何特定的配置和/或电路拓扑，并且在一些实施例中，主放大器输入阻抗匹配电路系统210和峰化放大器输入阻抗匹配电路系统212可以是不同的，并且主放大器输入阻抗匹配电路系统210和/或峰化放大器输入阻抗匹配电路系统212可以被实现为高通阻抗匹配电路拓扑。

现在参考图1-4，在示例性实施例中，用于主放大器102、202的管芯300和用于峰化放大器104、204的管芯400通过用于主放大器输出阻抗匹配电路系统206的电感元件122、124的电线222、224的长度排列基本上平行于用于峰化放大器输出阻抗匹配电路系统108、208的电感元件134、136的电线234、236的长度，被安装或以其他方式粘贴于同一基底205。借助于峰化放大器输出阻抗匹配电路系统108、208和主放大器输出阻抗匹配电路系统106、206的不同的物理拓扑（例如，在yz参考面上的电线222、224、236、238的不同的轨迹），伴随在主放大器102、202输出封装导线118、218处来自主放大器102、202的放大输出信号和在峰化放大器104、204封装导线132、232处的来自峰化放大器104、204的放大输出信号之间的相位差，在主放大器102、202（或管芯300）和峰化放大器104、204（或管芯400）之间的空间（即，在x-方向上的距离）和/或在主放大器输出阻抗匹配电路系统106、206和峰化放大器输出阻抗匹配电路系统108、208之间的空间当被实现在相同器件封装114、200内部时可以被缩小。如此，用于集成电路114、200的总体形状因子和/或区域足迹可以相对于其中主放大器和峰化放大器被更大的距离隔开（例如，由于串扰、电感耦合和/或其他的电路电平影响）的传统多赫蒂系统被降低。

附加地，如图2所示，在示例性实施例中，用于主放大器102、202的晶体管（或管芯300）可以独立于用于峰化放大器104、204的晶体管改变大小以适应在主放大器102、202和峰化放大器104、204之间的不同功率比率。例如，如图所示，峰化放大器104、204的晶体管和/或管芯400的大小和/或器件宽度（例如，源极至漏极节距、栅极宽度等等）可以大于主放大器102、202的晶体管和/或管芯300的大小和/或器件宽度以适应由于峰化放大器104、204以C类模式操作造成的它的额外的外围和/或功率密度同时仍然被封装在与主放大器102、202相同的器件封装114、200之内。关于这一点，峰化放大器104、204的功率处理能力相对于主放大器102、202的功率处理能力的比率可以大于非对称多赫蒂操作的比率。在各种实施例中，诸如源级至漏极节距、浓液水平、用于管芯400的半导体材料的类型的峰化放大器管芯400的特定参数可以独立于主放大器管芯300被修改以促进峰化放大器104、204的C类操作的操作。关于这一点，可以使用与主放大器102、202不同的技术制作峰化放大器104、204，例如，可以使用氮化镓晶体管技术实现峰化放大器104、204，同时可以使用基于硅的晶体管技术实现主放大器102、202。在此描述的放大器系统100的另一个优点在于，多赫蒂放大器的总体增益被增加，因为用于峰化放大器输出阻抗匹配电路系统108、208的低通阻抗匹配电路拓扑和用于主放大器输出阻抗匹配电路系统106、206的高通阻抗匹配电路拓扑的组合减少了在主放大器输出导线118、218处放大输出信号的幅度和在峰化放大器输出导线132、232处放大输出信号的幅度之间的差。另外地，在峰化放大器输入阻抗匹配电路系统112、212中的电容元件138、238的电容可以相对于在主放大器输入阻抗匹配电路系统110、210中的电容元件126、226的电容改变以增加峰化放大器104、204相对于主放大器102、202的增益。

为了简洁，有关多赫蒂放大器、负载调制、阻抗匹配、集成电路设计和/或制作、晶体管设计和/或制作和系统的其他的功能方面（和系统的单独操作组件）的现有技术将不在此详细地描述。此外，在此包含的各个图中所示的连接线意指代表在各种元件之间的例示性功能关系和/或物理耦合。应该注意，在主题的实施例中可以出现许多替换的或附加的功能关系或物理连接。另外，某种术语也可以在此只用于参考，并且因而不意指限制，并且表示结构的术语“第一”、“第二”和其他的这种数字术语不意指顺序或次序除非由上下文清楚地表示。

如在此使用的，“节点”意思是任何内部的或外部的参考点、连接点、联结点、信号线、导电元件等，在该节点处出现给定的信号、逻辑电平、电压、数据图案、电流或数量。此外，可以由一个物理元件实现两个或更多个（并且两个或更多个信号可以被多工操作、调制或以其他方式被区别，甚至在公共节点处被接收或输出）。

前述意指被一起“连接”或“耦合”的元件或节点或特征。如在此使用的，除非清楚地另外说明，“连接”意思是一个元件直接地结合至（或直接地联通）另一个元件，并且不必是机械地结合。同样地，除非清楚地另外说明，“耦合”意思是一个元件直接地或间接地结合至（或直接地或间接地联通）另一个元件，并且不必是机械地结合。因而，虽然图中所示示意图描绘了元件的一个例示性布置，但是在所述主题的实施例中可以出现另外的中间元件、器件、特征或组件。

最后，根据本发明的示例实施例配置的系统、器件和方法涉及：

提供了用于集成电路的装置。集成电路包括具有第一放大器输出的第一放大器布置、耦合在第一放大器输出和集成电路的第一输出之间的第一阻抗匹配电路系统、具有第二放大器输出的第二放大器布置以及耦合在第二放大器输出和集成电路的第二输出之间的第二阻抗匹配电路系统，其中第二阻抗匹配电路系统的拓扑和第一阻抗匹配电路系统的拓扑是不同的。在一个实施例中，第一阻抗匹配电路系统是高通阻抗匹配电路拓扑并且第二阻抗匹配电路系统是低通阻抗匹配电路拓扑。在进一步的实施例中，第一放大器布置被配置成以AB类模式操作并且第二放大器布置被配置成以C类模式操作。在另一个实施例中，由第一阻抗匹配电路系统提供的相位反转和由第二阻抗匹配电路系统提供的相位反转是不同的。在一个实施例中，第一阻抗匹配电路系统提供单相位反转并且第二阻抗匹配电路系统提供双相位反转。在另一个实施例中，第二阻抗匹配电路系统的物理拓扑和第一阻抗匹配电路系统的物理拓扑是不同的。根据一个或多个实施例，第一阻抗匹配电路系统包括耦合在第一节点和第一输出之间的第一电感元件、耦合到第一节点的第二电感元件以及耦合在第二电感元件和接地基准电压节点之间的第一电容元件，第一节点被耦合到第一放大器输出，使得第二电感元件和第一电容元件在第一节点和接地基准电压节点之间电串联配置。第二阻抗匹配电路系统包括耦合在第二放大器输出和第二节点之间的第三电感元件、耦合在第二节点和第二输出之间的第四电感元件以及耦合在第二节点和接地基准电压节点之间的第二电容元件。在进一步的实施例中，第一放大器布置包括被配置成以AB类模式操作的第一晶体管并且第二放大器布置包括被配置成以C类模式操作的第二晶体管。在一个实施例中，第一电感元件被实现为连接在第一放大器布置和第一输出之间的第一电线，第二电感元件被实现为连接在第一放大器布置和第一电容元件之间的第二电线，第三电感元件被实现为连接在第二放大器布置和第二电容元件之间的第三电线，并且第四电感元件被实现为连接在第二电容元件和第二输出之间的第四电线。在进一步的实施例中，集成电路包括配置成提供接地基准电压节点的金属基底，其中第一电容元件和第二电容元件每一个都布置在金属基底上，第一放大器布置包括布置在金属基底上的第一晶体管，第一晶体管包括用于第一放大器输出的第一接触区域，第一电线被连接在第一接触区域和第一输出之间，第二电线被连接在第一接触区域和第一电容元件之间，第二放大器布置包括安装在金属基底上的第二晶体管，第二晶体管包括用于第二放大器输出的第二接触区域，以及第三电感元件被连接在第二接触区域和第二电容元件之间。在一个实施例中，第二电线的轨迹对于第三电线的轨迹是倾斜的。

根据另一个实施例，用于集成电路的装置包括第一节点、第二节点、配置成以AB类模式操作的第一放大器、配置成以C类模式操作的第二放大器、耦合在第一放大器的输出和第一节点之间的第一阻抗匹配电路系统、配置为分路电感阻抗匹配电路的第一阻抗匹配电路系统以及耦合在第二放大器的输出和第二节点之间的第二阻抗匹配电路系统，第二阻抗匹配电路系统被配置为分路电容阻抗匹配电路。在一个实施例中，第一阻抗匹配电路系统包括，连接在第一放大器的输出和第一节点之间的第一电感元件以及连接在第一放大器的输出和第一基准电压节点之间的第二电感元件，并且第二阻抗匹配电路系统包括电连接到接地基准电压节点用于集成电路的第一电容元件、连接在第二放大器的输出和第二电容元件之间的第三电感元件以及连接在第二电容元件和第二节点之间的第四电感元件。在进一步的实施例中，第一阻抗匹配电路系统包括耦合在第一基准电压节点和接地基准电压节点之间的第二电容元件。在一个实施例中，第二电容元件的电容被配置成在第一基准电压节点第一放大器的输出处提供虚拟接地基准电压用于无线电频率信号。在另一个实施例中，第二电感元件被实现为在第一方向具有第一轨迹的第一导电线，第三电感元件被实现为在第一方向具有第二轨迹的第二导电线，并且沿着第一方向的第一轨迹的截面不同于沿着第一方向的第二轨迹的截面。在另一个实施例中，第一放大器包括一个或多个在第一管芯上形成的晶体管，第二放大器包括一个或多个在第二管芯上形成的晶体管，并且第二管芯的宽度大于第一管芯的宽度。

在另一个实施例中，提供了放大器系统。放大器系统包括配置用于第一类操作的主放大器布置、配置用于与第一类操作不同的第二类操作的峰化放大器布置、耦合到主放大器布置的输出的高通阻抗匹配电路系统和耦合到峰化放大器布置的输出的低通阻抗匹配电路系统。在一个实施例中，放大器系统进一步地包括具有第一输入和第二输入的功率合并器和耦合在第一输入和第一阻抗匹配电路系统之间的第一阻抗变换元件，第二输入耦合到第二阻抗匹配电路系统。在一个实施例中，放大器系统包括具有第二输出和第二输出的功率分解器、和耦合在第二输出和峰化放大器布置之间的第一阻抗匹配元件，包括四分之一波长变换器的第一阻抗匹配元件，其中第一输出耦合到主放大器布置。

虽然在前述详细的描述中已经呈现了至少一个示例性实施例，但是应该充分意识到存在大量的变种。同样应该充分意识到在此描述的示例性实施例或实施例不意指以任何方式限制所要求的主题的范围、适用性或配置。反而，前述的详细的描述将给本领域的技术人员提供方便的线路图用于实现描述的实施例。应该理解在要素的功能和布置中可以进行各种改变而不偏离由权利要求定义的范围，其包括在提交本专利申请的时候已知的等同物和可预知的等同物。

Claims (19)

1.一种用于放大器系统的电路，包括：

第一放大器布置，所述第一放大器布置具有非差分第一放大器输出；

第一阻抗匹配电路系统，所述第一阻抗匹配电路系统耦合在所述第一放大器输出和所述电路的第一输出之间；

第二放大器布置，所述第二放大器布置具有非差分第二放大器输出；以及

第二阻抗匹配电路系统，所述第二阻抗匹配电路系统耦合在所述第二放大器输出和所述电路的第二输出之间，其中，所述第二阻抗匹配电路系统的拓扑和所述第一阻抗匹配电路系统的拓扑是不同的，其中所述第二阻抗匹配电路系统包括低通阻抗匹配电路拓扑，

其中，所述第一阻抗匹配电路系统导致在所述电路的所述第一输出处的信号相位相对于在所述第一放大器输出处的信号被偏移90度，并且所述第二阻抗匹配电路系统导致在所述电路的所述第二输出处的信号相位相对于在所述第二放大器输出处的信号被偏移180度。

2.根据权利要求1所述的电路，其中：

所述第一放大器布置被配置成以AB类模式操作；以及

所述第二放大器布置被配置成以C类模式操作。

3.根据权利要求1所述的电路，其中，由所述第一阻抗匹配电路系统提供的相位反转和由所述第二阻抗匹配电路系统提供的相位反转是不同的。

4.根据权利要求3所述的电路，其中，所述第一阻抗匹配电路系统提供单相位反转，并且所述第二阻抗匹配电路系统提供双相位反转。

5.根据权利要求1所述的电路，其中，所述第二阻抗匹配电路系统的物理拓扑以及所述第一阻抗匹配电路系统的物理拓扑是不同的。

6.根据权利要求1所述的电路，其中：

所述第一阻抗匹配电路系统包括：

第一电感元件，所述第一电感元件耦合在第一节点和所述第一输出之间，所述第一节点被耦合至所述第一放大器输出；

第二电感元件，所述第二电感元件耦合至所述第一节点；以及

第一电容元件，所述第一电容元件耦合在所述第二电感元件和接地基准电压节点之间，使得所述第二电感元件和所述第一电容元件以串联形式电配置在所述第一节点和所述接地基准电压节点之间；以及

所述第二阻抗匹配电路系统包括：

第三电感元件，所述第三电感元件耦合在所述第二放大器输出和第二节点之间；

第四电感元件，所述第四电感元件耦合在所述第二节点和所述第二输出之间；以及

第二电容元件，所述第二电容元件耦合在所述第二节点和所述接地基准电压节点之间。

7.根据权利要求6所述的电路，其中：

所述第一放大器布置包括被配置成以AB类模式操作的第一晶体管；以及

第二放大器布置包括被配置成以C类模式操作的第二晶体管。

8.根据权利要求6所述的电路，其中：

所述第一电感元件包括连接在所述第一放大器布置和所述第一输出之间的第一电线；

所述第二电感元件包括连接在所述第一放大器布置和所述第一电容元件之间的第二电线；

所述第三电感元件包括连接在所述第二放大器布置和所述第二电容元件之间的第三电线；

所述第四电感元件包括连接在所述第二电容元件和所述第二输出之间的第四电线。

9.根据权利要求8所述的电路，进一步包括被配置成提供所述接地基准电压节点的金属基板，其中：

所述第一电容元件和所述第二电容元件每个被部署在所述金属基板上；

所述第一放大器布置包括在所述金属基板上部署的第一晶体管，所述第一晶体管包含用于所述第一放大器输出的第一接触区域；

所述第一电线连接在所述第一接触区域和所述第一输出之间；

所述第二电线连接在所述第一接触区域和所述第一电容元件之间；

所述第二放大器布置包括安装在所述金属基板上的第二晶体管，所述第二晶体管包含用于所述第二放大器输出的第二接触区域；以及

所述第三电感元件连接在所述第二接触区域和所述第二电容元件之间。

10.根据权利要求8所述的电路，其中，所述第二电线的轨迹对于所述第三电线的轨迹是倾斜的。

11.一种用于用于放大器系统的电路，包括：

第一节点；

第二节点；

第一放大器，所述第一放大器被配置成以AB类模式操作；

第二放大器，所述第二放大器被配置成以C类模式操作；

第一阻抗匹配电路系统，所述第一阻抗匹配电路系统耦合在所述第一放大器的非差分输出与所述第一节点之间，所述第一阻抗匹配电路系统被配置为分路电感阻抗匹配电路，其中所述第一阻抗匹配电路系统包括高通阻抗匹配电路拓扑；以及

第二阻抗匹配电路系统，所述第二阻抗匹配电路系统耦合在所述第二放大器的非差分输出与所述第二节点之间，所述第二阻抗匹配电路系统被配置为分路电容阻抗匹配电路，其中所述第二阻抗匹配电路系统包括低通阻抗匹配电路拓扑，

其中，所述第一阻抗匹配电路系统导致在所述电路的所述第一节点处的信号相位相对于在所述第一放大器输出处的信号被偏移90度，并且所述第二阻抗匹配电路系统导致在所述电路的所述第二节点处的信号相位相对于在所述第二放大器输出处的信号被偏移180度。

12.根据权利要求11所述的电路，其中：

所述第一阻抗匹配电路系统包括：

第一电感元件，所述第一电感元件连接在所述第一放大器的所述输出与所述第一节点之间；以及

第二电感元件，所述第二电感元件连接在所述第一放大器的所述输出与第一基准电压节点之间；以及

所述第二阻抗匹配电路系统包括：

第一电容元件，所述第一电容元件电连接至用于所述电路的接地基准电压节点；

第三电感元件，所述第三电感元件连接在所述第二放大器的所述输出与所述第二电容元件之间；以及

第四电感元件，所述第四电感元件连接在所述第二电容元件和所述第二节点之间。

13.根据权利要求12所述的电路，其中，所述第一阻抗匹配电路系统进一步包括第二电容元件，所述第二电容元件耦合在所述第一基准电压节点和所述接地基准电压节点之间。

14.根据权利要求13所述的电路，其中，所述第二电容元件的电容被配置成在所述第一基准电压节点处在所述第一放大器的所述输出处提供射频信号的虚拟接地基准电压。

15.根据权利要求13所述的电路，其中：

所述第二电感元件包括具有在第一方向上的第一轨迹的第一导电线；

所述第三电感元件包括具有在所述第一方向上的第二轨迹的第二导电线；以及

沿着所述第一方向的所述第一轨迹的横截面不同于沿着所述第一方向的所述第二轨迹的横截面。

16.根据权利要求11所述的电路，其中：

所述第一放大器包括在第一管芯上形成的一个或多个晶体管；

所述第二放大器包括在第二管芯上形成的一个或多个晶体管；以及

所述第二管芯的宽度大于所述第一管芯的宽度。

17.一种放大器系统，包括：

主放大器布置，所述主放大器布置被配置成用于第一类操作；

峰化放大器布置，所述峰化放大器布置被配置用于与所述第一类操作不同的第二类操作；

高通阻抗匹配电路系统，所述高通阻抗匹配电路系统耦合至所述主放大器布置的非差分输出，其中，所述高通阻抗匹配电路系统导致在所述放大器系统的第一输出处的信号相位相对于在所述主放大器布置的输出处的信号被偏移90度；以及

低通阻抗匹配电路系统，所述低通阻抗匹配电路系统耦合至所述峰化放大器布置的非差分输出，其中所述低通阻抗匹配电路系统导致在所述放大器系统的第二输出处的信号相位相对于在所述峰化放大器布置的输出处的信号被偏移180度。

18.根据权利要求17所述的放大器系统，进一步包括：

功率合并器，所述功率合并器具有第一输入和第二输入；以及

第一阻抗转换元件，所述第一阻抗转换元件耦合在所述第一输入和所述第一阻抗匹配电路系统之间，所述第二输入被耦合至所述第二阻抗匹配电路系统。

19.根据权利要求18所述的放大器系统，进一步包括：

功率分解器，所述功率分解器具有第一输出和第二输出；

第一阻抗匹配元件，所述第一阻抗匹配元件耦合在所述第二输出和所述峰化放大器布置之间，所述第一阻抗匹配元件包含四分之一波长变换器，其中，所述第一输出被耦合至所述主放大器布置。