JP2011030069A - 高周波増幅器 - Google Patents

Abstract

【課題】小型の回路構成で負荷変動の影響を低減するとともに、低出力時の低消費電力化および高効率化を実現した高周波増幅器を得る。
【解決手段】入力分配整合回路２３と、第１および第２の増幅素子３、２０と、各増幅素子３、２０にベースバイアス電圧を印加するベースバイアス回路４、２１と、各増幅素子３、２０にコレクタバイアス電圧を印加するコレクタバイアス回路５、２２と、第１の増幅素子３で増幅された入力信号のインピーダンス整合をとるローパスフィルタ形整合回路６と、第２の増幅素子２０で増幅された入力信号のインピーダンス整合をとるハイパスフィルタ形整合回路７と、各整合回路６、７を介した入力信号を合成するノードＡと、合成信号を出力端子２の特性インピーダンスに変換する整合回路８とを備える。入力分配整合回路２３は、分配信号に対し、各整合回路６、７で生じる位相差とは逆の位相差を与える。
【選択図】図１

Description

この発明は、入力端子から入力される高周波の入力信号を２分配して増幅するバランスアンプ構成の高周波増幅器に関するものである。

一般に、無線通信に用いられる高周波増幅器は、出力負荷の影響を大きく受けるデバイスであることから、通常、出力側にアイソレータを設けることにより、高周波増幅器の出力負荷を一定に保っている。しかし、無線通信機器の小型化を目的として、アイソレータを無くすことへの要求も高まりつつある。

一方、送信機と受信機との間の距離が変動する移動体通信システムにおいては、送信出力が一定ではなく変化するので、高周波増幅器においても、常に最大出力で動作するとは限らず、低出力で動作する時間も長い。したがって、移動体通信システムの高周波増幅器においては、低出力時の低消費電力化および高効率化に対する要求も高まっている。

たとえば、携帯電話端末に用いる高周波増幅器においては、特に小型化が重要であり、アイソレータ無しで負荷変動による特性変化が小さいことが求められ、かつ、最大出力よりも低出力の場合の確率の方がはるかに高いことから、低出力時の低消費電力化および高効率化が強く求められている。

従来から、負荷変動による特性変化が小さい高周波増幅器としては、複数の高周波増幅器を並列合成する高周波増幅器において負荷変動の影響を低減するために、それぞれの高周波増幅器の入出力に移相器を設けて、入出力の移相器の位相和を同じとし、かつ、出力側の移相器の位相をそれぞれ異なる値とする構成が提案されている（たとえば、特許文献１、図４、図７参照）。

また、負荷変動の影響を低減するための第２の従来例として、２並列の高周波増幅器の出力整合回路を、一方はローパスフィルタ（ＬＰＦ）形整合回路を介し、他方はハイパスフィルタ（ＨＰＦ）形整合回路を介した後で、ウィルキンソン合成器で合成し、ローパスフィルタ形整合回路とハイパスフィルタ形整合回路とのインピーダンス変成比を「２」に設定することにより、９０度の位相差を発生させて、小型にバランスアンプを構成した高周波増幅器も提案されている（たとえば、特許文献２参照）。

また、負荷変動の影響を低減するための第３の従来例として、２並列のアンプの出力整合回路を、一方は＋４５度の位相シフト素子を介し、他方は−４５度の位相シフト素子を介した後で、合成器で合成することにより、バランスアンプを構成した高周波増幅器も提案されている（たとえば、特許文献３参照）。

一方、低出力時の低消費電力化および高効率化を実現するための従来例として、バランスアンプの一方を低出力時にオフする高周波増幅器（たとえば、特許文献４、図１参照）、または、高周波増幅器をバイパスする経路を設け、高出力時には高周波増幅器側をオフし、低出力時にはバイパス経路を選択して高周波増幅器をオフする構成が提案されている（たとえば、特許文献４、図３参照）。

また、低出力時の低消費電力化および高効率化を実現するための他の従来例として、複数の高周波増幅器を並列に合成し、出力レベルに応じて、各々の高周波増幅器をオンオフする高周波増幅器が提案されている（たとえば、特許文献５参照）。

なお、特許文献４（図１）および特許文献５（図４）の高周波増幅器は、特に効果としては記載されていないが、バランスアンプ構成となっているので、負荷変動の影響を低減しているとも言える。

特開平９−６４７５８号公報、図４、図７ 特開２００６−３１１３００号公報、図１〜図２６ 特表２００６−５２１０６０号公報、図２、図３ 特開平１０−２８４９４７号公報、図１、図３ 特表２０００−５０２８６４号公報、図２、図４

従来の高周波増幅器は、特許文献１に記載の構成では、負荷変動の影響を低減できるものの、回路構成が大きいうえ、低出力時の消費電力が大きく、かつ効率が低いという課題があった。
また、特許文献２、３に記載の構成では、負荷変動の影響を低減すること、および小型化を実現できるものの、低出力時の消費電力が大きく、かつ効率が低いという課題があった。

また、特許文献４（図４）および特許文献５（図２）に記載の構成では、低出力時の低消費電力化および高効率化を実現できるものの、負荷変動時の特性変化が大きく、かつ回路構成が大きくなるという課題があった。
さらに、特許文献４（図１）および特許文献５（図５）に記載の構成では、負荷変動の影響を低減するとともに、低出力時の低消費電力化および高効率化をある程度は実現できるものの、回路構成が大きくなるうえ、低出力時に並列構成する個別の高周波増幅器をオフしたときに、オフ状態の高周波増幅器が高周波経路上に接続されている影響で、出力整合回路の損失が大きくなり、必要な出力電力レベルにおける消費電力が大きく、効率が低くなるという課題があった。

この発明は、上記のような課題を解決するためになされたものであり、小型の回路構成で、負荷変動の影響を低減するとともに、低出力時の低消費電力化および高効率化を同時に実現することのできる高周波増幅器を得ることを目的とする。

この発明に係る高周波増幅器は、入力端子から入力される高周波の入力信号を増幅して出力端子から出力する高周波増幅器であって、入力信号のインピーダンス整合をとるとともに、入力信号を第１および第２の入力信号に２分配する入力分配整合回路と、第１の入力信号を増幅する第１の増幅素子と、第２の入力信号を増幅する第２の増幅素子と、第１の増幅素子のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路と、第１の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路と、第２の増幅素子のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路と、第２の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路と、第１の増幅素子により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路と、第２の増幅素子により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路と、ローパスフィルタ形整合回路により整合された後の第１の入力信号と、ハイパスフィルタ形整合回路により整合された後の第２の入力信号とを合成する合成回路と、合成回路により合成された合成信号を出力端子の特性インピーダンスに変換する整合回路とを備え、入力分配整合回路は、分配された第１および第２の入力信号に対し、ローパスフィルタ形整合回路とハイパスフィルタ形整合回路とにおいて発生する位相差とは逆の位相差を与え、第２のベースバイアス回路は、出力端子からの出力電力または入力端子からの入力電力が一定値以上の場合には、第２の増幅素子に印加するベースバイアス電圧をオンし、出力端子からの出力電力または入力端子からの入力電力が一定値よりも小さい場合には、第２の増幅素子に印加するベースバイアス電圧をオフするものである。

この発明によれば、小型の回路構成で、負荷変動の影響を低減するとともに、低出力時の低消費電力化および高効率化を同時に実現することができる。

この発明の実施の形態１に係る高周波増幅器を示す回路ブロック図である。 この発明の実施の形態１による出力整合回路のインピーダンス整合動作を示す説明図である。 この発明の実施の形態１によるハイパスフィルタ形整合回路のインピーダンス整合動作を示す説明図である。 この発明の実施の形態２に係る高周波増幅器を示す回路ブロック図である。 この発明の実施の形態３に係る高周波増幅器を示す回路ブロック図である。 この発明の実施の形態４に係る高周波増幅器を示す回路ブロック図である。 この発明の実施の形態５に係る高周波増幅器を示す回路ブロック図である。 この発明の実施の形態６に係る高周波増幅器を示す回路ブロック図である。 この発明の実施の形態７に係る高周波増幅器の構成例１を示す回路ブロック図である。 この発明の実施の形態７に係る高周波増幅器の構成例２を示す回路ブロック図である。 この発明の実施の形態７に係る高周波増幅器の構成例３を示す回路ブロック図である。 この発明の実施の形態７に係る高周波増幅器の構成例４を示す回路ブロック図である。 この発明の実施の形態８に係る高周波増幅器のローパスフィルタ形整合回路の構成例１を示す回路ブロック図である。 この発明の実施の形態８に係る高周波増幅器のローパスフィルタ形整合回路の構成例２を示す回路ブロック図である。 この発明の実施の形態９に係る高周波増幅器のハイパスフィルタ形整合回路の構成例を示す回路ブロック図である。 この発明の実施の形態１０に係る高周波増幅器の構成例１を示す回路ブロック図である。 この発明の実施の形態１０に係る高周波増幅器の構成例２を示す回路ブロック図である。 この発明の実施の形態１１に係る高周波増幅器の構成例１を示す回路ブロック図である。 この発明の実施の形態１１に係る高周波増幅器の構成例２を示す回路ブロック図である。 この発明の実施の形態１１に係る高周波増幅器の構成例３を示す回路ブロック図である。

実施の形態１．
図１はこの発明の実施の形態１に係る高周波増幅器を示す回路ブロック図である。
図１において、高周波増幅器は、入力端子１と、出力端子２と、第１の増幅素子３と、第１のベースバイアス回路４と、第１のコレクタバイアス回路５と、１段構成のローパスフィルタ（ＬＰＦ）形整合回路６と、１段構成のハイパスフィルタ（ＨＰＦ）形整合回路７と、整合回路８と、制御回路９と、高周波を通過させるＤＣカット容量１４、２４と、第２の増幅素子２０と、第２のベースバイアス回路２１と、第２のコレクタバイアス回路２２と、入力分配整合回路２３と、合成回路として機能するノードＡとを備えている。

ローパスフィルタ形整合回路６は、直列インダクタ１０（Ｌｓ）と、並列容量１１（Ｃｐ）とにより構成されている。
同様に、ハイパスフィルタ形整合回路７は、直列容量１２（Ｃｓ）と、並列インダクタ１３（Ｌｐ）とにより構成されている。

なお、第１および第２のベースバイアス回路４、２１は、ＦＥＴ素子を用いた場合には、第１および第２のゲートバイアス回路に置き換えられる。同様に、第１および第２のコレクタバイアス回路５、２２は、ＦＥＴ素子を用いた場合には、第１および第２のドレインバイアス回路に置き換えられる。つまり、ここでは、代表的にトランジスタ素子を用い、ベースおよびコレクタと称しているが、ベースおよびコレクタは、それぞれ、ゲートおよびドレインの意味も含むものとする。

また、図１においては、第１の増幅素子３の出力インピーダンスＺＬと、第２の増幅素子２０の出力インピーダンスＺＨと、ローパスフィルタ形整合回路６における中間インピーダンスＺＭＬと、ハイパスフィルタ形整合回路７における中間インピーダンスＺＭＨと、ノードＡにおける中間インピーダンスＺＭと、出力端子２の特性インピーダンスＺｏｕｔとが示されている。

入力分配整合回路２３は、入力信号のインピーダンス整合をとるとともに、入力信号を第１および第２の入力信号に２分配して、第１および第２の増幅素子３、２０のベース端子に入力する。
また、入力分配整合回路２３は、分配された第１および第２の入力信号に対し、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とにおいて発生する位相差とは逆の位相差を与える。

第１のベースバイアス回路４は、第１の増幅素子３のベース端子にベースバイアス電圧を印加し、第１のコレクタバイアス回路５は、第１の増幅素子３のコレクタ端子にコレクタバイアス電圧を印加する。

同様に、第２のベースバイアス回路２１は、第２の増幅素子２０のベース端子にベースバイアス電圧を印加し、第２のコレクタバイアス回路２２は、第２の増幅素子２０のコレクタ端子にコレクタバイアス電圧を印加する。

第２のベースバイアス回路２１は、制御回路９の制御下で、出力端子２からの出力電力または入力端子１からの入力電力が一定値以上（高出力）の場合には、第２の増幅素子２０に印加するベースバイアス電圧をオンさせる。
一方、第２のベースバイアス回路２１は、制御回路９の制御下で、出力端子２からの出力電力または入力端子１からの入力電力が一定値よりも小さい（低出力の）場合には、第２の増幅素子２０に印加するベースバイアス電圧をオフする。

ローパスフィルタ形整合回路６は、第１の増幅素子３により増幅された第１の入力信号のインピーダンス整合をとり、整合後の第１の入力信号を、ノードＡを介して整合回路８に入力する。
同様に、ハイパスフィルタ形整合回路７は、第２の増幅素子２０により増幅された第２の入力信号のインピーダンス整合をとり、整合後の第２の入力信号を、ＤＣカット容量１４およびノードＡを介して整合回路８に入力する。

ノードＡは、ローパスフィルタ形整合回路６により整合された後の第１の入力信号と、ハイパスフィルタ形整合回路７により整合された後の第２の入力信号とを合成して整合回路８に入力する。
整合回路８は、ノードＡにより合成された合成信号を出力端子２の特性インピーダンスに変換し、ＤＣカット容量２４を介して出力端子２から出力する。

次に、図１に示したこの発明の実施の形態１による動作について説明する。
入力端子１から入力された高周波の入力信号は、入力分配整合回路２３によってインピーダンス整合されるとともに２分配され、第１の増幅素子３および第２の増幅素子２０に入力される。

ここでは、第１および第２の増幅素子３、２０を、ＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ヘテロ接合バイポーラトランジスタ）で構成したが、各増幅素子は、ＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）、ＢＪＴ（Ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ：バイポーラトランジスタ）などの任意の素子で構成され得る。

いずれの増幅素子を用いた場合も、それぞれ、第１および第２のベースバイアス回路４、２１からベースバイアス電圧が供給され、第１および第２のコレクタバイアス回路５、２２からコレクタバイアス電圧が供給されることになる。

第１の増幅素子３で増幅された入力信号は、ローパスフィルタ形整合回路６を介してノードＡに送出され、第２の増幅素子２０で増幅された入力信号は、ハイパスフィルタ形整合回路７を介してノードＡに送出され、ノードＡで合成された後、整合回路８を介して出力端子２から出力される。これにより、入力端子１から入力された高周波の入力信号は、インピーダンス整合され、かつ増幅されて出力端子２から出力される。

次に、図１とともに、図２および図３を参照しながら、各増幅素子３、２０のコレクタから出力端子２までの回路要素からなる出力整合回路の動作について、さらに詳細に説明する。
図２および図３は出力整合回路によるインピーダンス整合の様子を示す説明図である。
図２においては、各増幅素子３、２０がオンとなるベースバイアス電圧およびコレクタバイアス電圧が供給されている場合の様子を示しており、ローパスフィルタ形整合回路６、ハイパスフィルタ形整合回路７および整合回路８によるインピーダンス軌跡を示している。

図１において、第１の増幅素子３の出力インピーダンスＺＬは、ローパスフィルタ形整合回路６によって実軸上の中間インピーダンスＺＭＬに変換される。
同様に、第２の増幅素子２０の出力インピーダンスＺＨは、ハイパスフィルタ形整合回路７によって実軸上の中間インピーダンスＺＭＨに変換される。
このとき、回路パラメータは、中間インピーダンスＺＭＬ、ＺＭＨが互いに等しくなるように決定される。

また、各整合回路６、７においては、インピーダンス変性比は同じであるが、回路構成が異なるので、ローパスフィルタ形整合回路６を通過した入力信号は、ハイパスフィルタ形整合回路７を通過した入力信号よりも通過位相が進んでいる。

入力分配整合回路２３は、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する信号に逆の位相差を持たせる回路構成および回路パラメータを有している。これにより、第１の増幅素子３の経路を通過した入力信号の通過位相と、第２の増幅素子２０の経路を通過した入力信号の通過位相とを合わせることができ、同相合成を可能にしている。

図１および図２において、２段目の整合回路８は、中間インピーダンスＺＭ（＝ＺＭＬ／２＝ＺＭＨ／２＝Ｚｏｎ＿ｔｒ）から、出力端子２の特性インピーダンスＺｏｕｔ（＝５０Ω）に変換する。
多くの場合、特性インピーダンスＺｏｕｔは、５０Ωであることから、２つの並列高周波増幅器のそれぞれの出力側に通過位相の異なる回路を設け、入力側には逆の位相差を持つ回路を設けた構成となるので、前述の特許文献１の場合と同様に、負荷変動に対する影響を抑制することが可能となる。

また、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７は、位相差を得る回路と整合回路とを兼ねているので、小型化することができる。さらに、出力整合回路は、２段のインピーダンス変成となるので、広帯域化が可能となる。

特に、図１の高周波増幅器において、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とのインピーダンス変成比が「２」の場合には、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する位相差は９０度となり、ここで、入力分配整合回路２３で逆の位相差９０度を発生させた場合には、高出力時にバランスアンプとして動作する。これにより、他の位相差の場合と比較して、さらに負荷変動による影響を抑制することが可能となる。

図３においては、各増幅素子３、２０をそれぞれオフした場合に、各増幅素子３、２０の出力インピーダンスＺＬ、ＺＨが、中間インピーダンスＺＭＬ、ＺＭＨに変換される様子を示している。

図３内の時計方向の破線矢印は、仮に第１の増幅素子３をオフした場合のインピーダンス軌跡であり、直列インダクタ１０および並列容量１１からなるローパスフィルタ形整合回路６による中間インピーダンスＺＭＬまでの軌跡を示している。
一方、図３内の反時計方向の実線矢印は、この発明の実施の形態１において第２の増幅素子２０をオフした場合のインピーダンス軌跡であり、直列容量１２および並列インダクタ１３からなるハイパスフィルタ形整合回路７による中間インピーダンスＺＭＨまでの軌跡を示している。

図１および図３において、各増幅素子３、２０をオフした場合の出力インピーダンスＺｏｆｆ＿ｔｒ（＝ＺＬ＝ＺＨ）は、実数部分は大きな値となるが、増幅素子内部の容量により、図３内の出力インピーダンスＺＬ、ＺＨのように、反射係数がほぼ「１」の容量性インピーダンスとなる。

図３に示す通り、仮に第１の増幅素子３をオフした場合の出力インピーダンスＺｏｆｆ＿ｔｒは、ローパスフィルタ形整合回路６（並列容量１１の値Ｃｐ）によって、実軸上のショートに近い（低インピーダンスの）中間インピーダンスＺＭＬに変換される。

一方、この発明の実施の形態１により第２の増幅素子２０をオフした場合の出力インピーダンスＺｏｆｆ＿ｔｒは、ハイパスフィルタ形整合回路７（並列インダクタ１３の値Ｌｐ）によって、オープンに近い（高インピーダンスの）中間インピーダンスＺＭＨに変換される。
すなわち、低出力時においては、並列構成の第１および第２の増幅素子３、２０のうちの第２の増幅素子２０をオフすることにより、低消費電力化および高効率化を実現する。

仮に、ローパスフィルタ形整合回路６側の第１の増幅素子３をオフした場合、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７との接続点（ノードＡ）からオフ状態の第１の増幅素子３を見たインピーダンスＺＭＬは、図３内の破線矢印のように低インピーダンスとなるので、オンしている第２の増幅素子２０で増幅された入力信号は、ノードＡにおいて、オフ状態の第１の増幅素子３の影響を受けて、大きな損失が発生することになる。

これに対し、この発明の実施の形態１のように、ハイパスフィルタ形整合回路７側の第２の増幅素子をオフした場合には、ノードＡからオフ状態の第２の増幅素子２０を見たインピーダンスＺＭＨは、図３内の実線矢印のように高インピーダンスとなるので、オンしている第１の増幅素子３で増幅された入力信号は、オフ状態の第２の増幅素子２０の影響をほとんど受けず、損失が小さい状態で出力端子２から出力されることになる。

以上のように、この発明の実施の形態１（図１）に係る高周波増幅器は、入力端子１から入力される高周波の入力信号を増幅して出力端子２から出力する高周波増幅器であって、入力信号のインピーダンス整合をとるとともに、入力信号を第１および第２の入力信号に２分配する入力分配整合回路２３と、第１の入力信号を増幅する第１の増幅素子３と、第２の入力信号を増幅する第２の増幅素子２０と、第１の増幅素子３のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路４と、第１の増幅素子３のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路５と、第２の増幅素子２０のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路２１と、第２の増幅素子２０のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路２２と、第１の増幅素子３により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路６と、第２の増幅素子２０により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路７と、ローパスフィルタ形整合回路６により整合された後の第１の入力信号と、ハイパスフィルタ形整合回路７により整合された後の第２の入力信号とを合成するノードＡ（合成回路）と、ノードＡにより合成された合成信号を出力端子２の特性インピーダンスに変換する整合回路８とを備えている。

入力分配整合回路２３は、分配された第１および第２の入力信号に対し、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とにおいて発生する位相差とは逆の位相差を与える。

第２のベースバイアス回路２１は、制御回路９の制御下で、出力端子２からの出力電力または入力端子１からの入力電力が一定値以上（高出力）の場合には、第２の増幅素子２０に印加するベースバイアス電圧をオンする。
一方、第２のベースバイアス回路２１は、出力端子２からの出力電力または入力端子１からの入力電力が一定値よりも小さい（低出力の）場合には、第２の増幅素子２０に印加するベースバイアス電圧をオフする。

このように、高出力時には、制御回路９を用いて、ハイパスフィルタ形整合回路７側の第２の増幅素子２０がオンとなるようなベースバイアス電圧を第２のベースバイアス回路２１から出力するように制御するので、高出力時の性能に影響を与えることはない。

一方、低出力時には、制御回路９を用いて、ハイパスフィルタ形整合回路７側の第２の増幅素子２０がオフとなるようなベースバイアス電圧を第２のベースバイアス回路２１から出力するように制御するので、ノードＡからオフ状態の第２の増幅素子２０を見たインピーダンスが高くなる。

これにより、第１の増幅素子３で増幅された入力信号は、ほとんど影響を受けずに、損失が小さい状態で出力端子２から出力されるので、低消費電力化および高効率化が可能となる。
また、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７は、位相差を得る回路と整合回路とを兼ねているので小型化を実現することができる。
さらに、各増幅素子３、２０から出力端子２までの出力整合回路は、２段インピーダンス変成となるので、広帯域化が可能となる。

なお、入力分配整合回路２３は、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する逆の位相差を持たせる回路構成および回路パラメータとなればよいので、分配回路として任意の回路を用いることができる。
たとえば、入力分配整合回路２３の分配回路として、ウィルキンソン分配器、９０度ハイブリッド、または１８０度ハイブリッドを用いてもよく、分配器を用いずに、そのまま２分配してもよい。

また、入力分配整合回路２３の分配回路と関連するそれぞれの整合回路は、異なる回路構成で必要な位相差が発生する回路パラメータとすればよい。
特に、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とのインピーダンス変成比が「２」の場合には、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する位相差が９０度となり、ここで、入力分配整合回路２３の分配回路に９０度ハイブリッドを設けた場合には、それぞれの整合回路として同じものを用いることが可能となる。この場合、第１および第２の増幅素子３、２０の入力整合が広帯域にわたって同じになるので、より広帯域な特性を実現することが可能となる。

実施の形態２．
なお、上記実施の形態１（図１）では特に言及しなかったが、図４のように、ローパスフィルタ形整合回路６とノードＡとの間、ならびに、ハイパスフィルタ形整合回路７とノードＡとの間に、それぞれ位相調整線路２８を設けてもよい。

図４はこの発明の実施の形態２に係る高周波増幅器を示す回路ブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図４においては、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７とノードＡ（合成回路）との間に、それぞれ位相調整線路２８が挿入されている点のみが前述（図１）と異なる。

図４において、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の出力側に挿入された位相調整線路２８の特性インピーダンスは、高出力時の中間インピーダンスＺＭＬ（＝ＺＭＨ）である。
したがって、２つの位相調整線路２８の通過位相を同じに設定すれば、高出力時の特性は、前述（図１）と同様になる。

一方、低出力時には、位相調整線路２８の位相量を設定することにより、ノードＡからオフ状態の第２の増幅素子２０を見たインピーダンスＺＭＨを完全にオープン状態とすることができる。
これにより、さらに回路損失を低減して、低出力時の高周波増幅器をさらに高効率化することができ、同一出力時の消費電力をさらに低減することができる。

実施の形態３．
なお、上記実施の形態１（図１）では、出力端子２側にノードＡおよび整合回路８を設けたが、図５のように、ウィルキンソン合成器１５を設けてもよい。
図５はこの発明の実施の形態３に係る高周波増幅器を示す回路ブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ａ」を付して詳述を省略する。

図５において、ウィルキンソン合成器１５は、出力端子２側のＤＣカット容量２４に接続されたノードＢと、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力間に挿入されたアイソレーション抵抗１６と、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力とノードＢとの間にそれぞれ挿入された１／４波長線路１７と、アイソレーション抵抗１６に並列接続されたスイッチ１８とを備えている。

この場合、前述（図１）のノードＡおよび整合回路８に代えて、ウィルキンソン合成器１５を挿入した点のみが前述と異なる。
すなわち、図５においては、合成回路としてウィルキンソン合成器１５を用い、前述の整合回路８を不要としている。
また、ウィルキンソン合成器１５内において、アイソレーション抵抗１６に並列接続されたスイッチ１８は、制御回路９Ａの制御下で、高出力時にはオフされ、低出力時にはオンされる。

次に、図５に示したこの発明の実施の形態３による動作について説明する。
まず、入力端子１からローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７までの動作は前述の実施の形態１と同様である。
このとき、高出力時であって、第１および第２の増幅素子３、２０がともにオンされている場合には、ウィルキンソン合成器１５内のスイッチ１８は、制御回路９Ａによりオフ状態となっている。

この場合、ウィルキンソン合成器１５は、２系統の入力信号の合成と、中間インピーダンスから出力端子２の特性インピーダンスＺｏｕｔ（一般的には、５０Ω）へのインピーダンス変換とを同時に行う。
具体的には、入力側のインピーダンスをＺＭＬ（＝ＺＭＨ）とし、出力側のインピーダンスをＺｏｕｔ（＝５０Ω）とするウィルキンソン合成器１５を用いる。

したがって、アイソレーション抵抗１６の抵抗値Ｒｉｓｏ（＝ＺＭＬ＝ＺＭＨ）およびスイッチ１８のサイズは、アイソレーション抵抗１６とスイッチ１８のオフ抵抗とを並列合成した抵抗値が、２×ＺＭＬ（＝２×ＺＭＨ）となるように決定される。
また、ウィルキンソン合成器１５内の２つの１／４波長線路１７の特性インピーダンスＺｓは、以下の式（１）を満たすように決定される。

Ｚｓ＝√（ＺＭＬ×Ｚｏｕｔ）＝√（ＺＭＨ×Ｚｏｕｔ） ・・・（１）

これにより、前述の実施の形態１と同様の作用効果を奏する。
また、ポート間アイソレーションの確保されたウィルキンソン合成器１５を用いていることから、負荷変動の特性への影響を抑制することができる。

特にローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とのインピーダンス変成比が「２」の場合には、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する位相差は９０度となり、ここで、入力分配整合回路２３で逆の位相差９０度を発生させた場合には、高出力時にバランスアンプとして動作する。この場合、他の位相差の場合と比較して、さらに負荷変動による影響を抑制することが可能となる。

また、低出力時において、第１の増幅素子３はオンのままで、第２の増幅素子２０をオフした場合に、仮にウィルキンソン合成器１５内にスイッチ１８を設けずに、アイソレーション抵抗１６のみで構成すると、ウィルキンソン合成器１５のアイソレーション特性に起因して、３ｄＢの損失が発生して効率が低下してしまう。

これに対し、この発明の実施の形態３（図５）によれば、低出力時において第１の増幅素子３をオン、第２の増幅素子２０をオフし、同時にウィルキンソン合成器１５内のスイッチ１８をオン状態とすることにより、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力側は、スイッチ１８を介してショート（すなわち、接続）されるので、スイッチ１８を介した接続点が、第１および第２の増幅素子３、２０で増幅された入力信号が合成される点となる。

この場合、前述の図３で述べた通り、オフ状態の第２の増幅素子２０の出力インピーダンスＺＨは、ハイパスフィルタ形整合回路７により、スイッチ１８を介した接続点において、ほぼオープン状態（高いインピーダンス）となっているので、オンされた第１の増幅素子３で増幅された入力信号は、損失を発生することなく出力端子２から出力される。
これにより、低出力時の低消費電力化および高効率化が可能となる。

以上のように、この発明の実施の形態３（図５）に係る高周波増幅器は、入力信号のインピーダンス整合をとるとともに、入力信号を第１および第２の入力信号に２分配する入力分配整合回路２３と、第１の入力信号を増幅する第１の増幅素子３と、第２の入力信号を増幅する第２の増幅素子２０と、第１の増幅素子３のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路４と、第１の増幅素子３のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路５と、第２の増幅素子２０のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路２１と、第２の増幅素子２０のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路２２と、第１の増幅素子３により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路６と、第２の増幅素子２０により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路７と、ローパスフィルタ形整合回路６により整合された後の第１の入力信号と、ハイパスフィルタ形整合回路７により整合された後の第２の入力信号とを合成するとともに、合成された合成信号を出力端子２の特性インピーダンスに変換してインピーダンス整合を行うウィルキンソン合成器１５とを備えている。

入力分配整合回路２３は、分配された第１および第２の入力信号に対し、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とにおいて発生する位相差とは逆の位相差を与える。
また、第２のベースバイアス回路２１は、出力端子２からの出力電力または入力端子１からの入力電力が一定値以上（高出力）の場合には、第２の増幅素子２０に印加するベースバイアス電圧をオンし、出力端子２からの出力電力または入力端子１からの入力電力が一定値よりも小さい（低出力の）場合には、第２の増幅素子２０に印加するベースバイアス電圧をオフする。

ウィルキンソン合成器１５は、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力間に挿入されたアイソレーション抵抗１６と、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力と出力端子２との間にそれぞれ挿入された１／４波長線路１７と、アイソレーション抵抗１６に並列接続されたスイッチ１８とにより構成されている。

さらに、スイッチ１８は、出力端子２からの出力電力または入力端子１からの入力電力が一定値以上（高出力）の場合には、オフ（開放）され、出力端子２からの出力電力または入力端子からの入力電力が一定値よりも小さい（低出力の）場合には、オン（閉成）される。

このように、高出力時には、制御回路９Ａを用いて、第２の増幅素子２０がオンとなるようなベースバイアス電圧を第２のベースバイアス回路２１から出力するように制御し、同時に、ウィルキンソン合成器１５内のスイッチ１８をオフするように制御するので、性能に影響を与えることはない。

一方、低出力時には、制御回路９Ａを用いて、第２の増幅素子２０がオフとなるようなベースバイアス電圧を第２のベースバイアス回路２１から出力するように制御し、同時に、ウィルキンソン合成器１５内のスイッチ１８をオンするように制御するので、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７との接続点からオフ状態の第２の増幅素子２０を見たインピーダンスＺＭＨが高くなり、第１の増幅素子３で増幅された入力信号は、ほとんど影響を受けずに、損失が小さい状態で出力端子２から出力される。
したがって、低消費電力化および高効率化が可能となる。

また、前述と同様に、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７は、位相差を得る回路と整合回路を兼ねているので、小型化を実現することができる。また、出力整合回路は、２段インピーダンス変成となるので広帯域化が可能となる。
さらに、図５の場合、アイソレーション特性を有するウィルキンソン合成器１５を用いているので、高出力時の負荷変動に対する影響をさらに抑制することができる。

なお、前述と同様に、入力分配整合回路２３は、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する逆の位相差を持たせる回路構成および回路パラメータを有していればよいので、分配回路として、ウィルキンソン分配器、９０度ハイブリッド、１８０度ハイブリッドを用いてもよく、分配器を用いずにそのまま２分配してもよい。

また、入力分配整合回路２３において、それぞれの整合回路は、異なる回路構成で必要な位相差が発生する回路パラメータとすればよい。
特に、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とのインピーダンス変成比が「２」の場合には、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する位相差が９０度となるので、入力分配整合回路２３の分配回路として９０度ハイブリッドを設ければ、それぞれの整合回路は同じものを用いることが可能となる。この場合、第１および第２の増幅素子３、２０の入力整合が広帯域にわたって同じとなるので、より広帯域な特性が可能となる。

実施の形態４．
なお、上記実施の形態３（図５）では特に言及しなかったが、図６のように、ローパスフィルタ形整合回路６とウィルキンソン合成器１５との間、ならびに、ハイパスフィルタ形整合回路７とウィルキンソン合成器１５との間に、それぞれ位相調整線路２８を設けてもよい。

図６はこの発明の実施の形態４に係る高周波増幅器を示す回路ブロック図であり、前述（図４、図５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図６においては、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７とウィルキンソン合成器１５との間に、それぞれ位相調整線路２８が挿入されている点のみが前述（図５）と異なる。

図６において、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力側に挿入された位相調整線路２８の特性インピーダンスは、前述（図４）と同様に、高出力時の中間インピーダンスＺＭＬ（＝ＺＭＨ）である。
したがって、２つの位相調整線路２８の通過位相を同じに設定すれば、高出力時の特性は、前述（図５）と同様になる。

一方、低出力時には、スイッチ１８を介した接続点からオフ状態の第２の増幅素子を見たインピーダンスＺＭＨが完全にオープンとなるような通過位相量を、位相調整線路２８に与えることができる。
これにより、回路損失をさらに低減して、低出力時の高周波増幅器を、さらに高効率にすることができ、また、同一出力時の消費電力をより低減することができる。

実施の形態５．
なお、上記実施の形態３（図５）では、第２の増幅素子２０に対する第２のベースバイアス回路２１に制御回路９Ａを設けたが、図７のように、第１の増幅素子３に対する第１のベースバイアス回路４に制御回路９Ｂを設けてもよい。
図７はこの発明の実施の形態５に係る高周波増幅器を示す回路ブロック図であり、前述（図５参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ｂ」を付して詳述を省略する。

図７において、制御回路９Ｂは、第１のベースバイアス回路４を介して、第１の増幅素子３をオンオフ制御するとともに、ウィルキンソン合成器１５Ｂ内のスイッチ１８をオンオフ制御する。
ウィルキンソン合成器１５Ｂ内において、スイッチ１８は、２分割されたアイソレーション抵抗１６の間に直列接続されている。

この場合、スイッチ１８は、制御回路９Ｂの制御下で、高出力時にはオフされ、低出力時にはオンされる。
また、制御回路９Ｂは、第１のベースバイアス回路４を、高出力時には第１の増幅素子３をオンするようにベース電圧を印加し、低出力時には第１の増幅素子３をオフするようにベース電圧を印加するように制御する。

なお、図７においては、対称性を考慮して、２分割されたアイソレーション抵抗１６（各抵抗値がＲｉｓｏ／２）の間に直列にスイッチ１８を挿入しているが、２つのアイソレーション抵抗１６を片側に寄せて、前述（図５）と同様の抵抗値Ｒｉｓｏの１個のアイソレーション抵抗１６とし、スイッチ１８を直列接続してもよい。

次に、図７に示したこの発明の実施の形態５による動作について説明する。
まず、高出力時には、第１および第２の増幅素子３、２０がともにオンされており、直列のスイッチ１８はオン状態にある。

このとき、前述と同様に、ウィルキンソン合成器１５Ｂは、合成回路としてのみではなく、インピーダンスＺＭＬ（＝ＺＭＨ）から出力端子の特性インピーダンスＺｏｕｔへのインピーダンス変成器の機能も兼ねている。

したがって、２つのアイソレーション抵抗１６の合成抵抗値Ｒｉｓｏと、アイソレーション抵抗１６に直列接続されたスイッチ１８のオン抵抗とを合わせた抵抗値を、ウィルキンソン合成器１５Ｂのアイソレーション抵抗値「２×ＺＭＬ（＝２×ＺＭＨ）」に設定する。

また、ウィルキンソン合成器１５Ｂ内の１／４波長線路１７の特性インピーダンスＺｓは、前述の式（１）（Ｚｓ＝√（ＺＭＬ×Ｚｏｕｔ）＝√（ＺＭＨ×Ｚｏｕｔ））を満たすように決定される。

これにより、前述の実施の形態１（図１）または実施の形態３（図５）と同様の作用効果を奏する。
また、ポート間アイソレーションの確保されたウィルキンソン合成器１５Ｂを用いることにより、負荷変動の特性への影響を抑制することができる。

特に、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とのインピーダンス変成比が「２」の場合には、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する位相差が９０度となり、ここで、入力分配整合回路２３で逆の位相差９０度を発生させれば、高出力時にバランスアンプとして動作する。この場合、他の位相差の場合と比較して、さらに負荷変動による影響を抑制することが可能となる。

なお、低出力時において、第２の増幅素子２０をオンのままで、第１の増幅素子３をオフした際に、仮に、ウィルキンソン合成器１５Ｂ内に直列のスイッチ１８を設けずに、アイソレーション抵抗１６をそのまま存在状態にすると、ウィルキンソン合成器１５Ｂのアイソレーション特性に起因して、３ｄＢの損失が発生して効率が低下してしまう。

これに対し、この発明の実施の形態５（図７）によれば、低出力時において、第２の増幅素子２０をオン状態のままで、第１の増幅素子３をオフするとともに、同時にスイッチ１８をオフ状態とすることにより、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７との出力側の接続点は、スイッチ１８を介してオープン状態になるので、１／４波長線路１７の出力側のノードＢが、第１および第２の増幅素子３、２０で増幅された入力信号が合成される接続点となる。

この場合、前述の図３で述べた通り、オフ状態の第１の増幅素子３の出力インピーダンスＺＬは、ローパスフィルタ形整合回路６により、ほぼショート状態（低インピーダンス）の中間インピーダンスＺＭＬに変換されており、ノードＢから第１の増幅素子３側を見たインピーダンスは、１／４波長線路１７により、ほぼオープン状態のインピーダンスとなる。
したがって、オンしている第２の増幅素子２０で増幅された入力信号は、損失を発生することなく出力端子２から出力されるので、低出力時の低消費電力化および高効率化が可能となる。

以上のように、この発明の実施の形態５（図７）に係る高周波増幅器は、入力信号のインピーダンス整合をとるとともに、入力信号を第１および第２の入力信号に２分配する入力分配整合回路２３と、第１の入力信号を増幅する第１の増幅素子３と、第２の入力信号を増幅する第２の増幅素子２０と、第１の増幅素子３のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路４と、第１の増幅素子３のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路５と、第２の増幅素子２０のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路２１と、第２の増幅素子２０のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路２２と、第１の増幅素子３により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路６と、第２の増幅素子２０により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路７と、ローパスフィルタ形整合回路６により整合された後の第１の入力信号と、ハイパスフィルタ形整合回路７により整合された後の第２の入力信号とを合成するとともに、合成された合成信号を出力端子２の特性インピーダンスに変換してインピーダンス整合を行うウィルキンソン合成器１５Ｂとを備えている。

入力分配整合回路２３は、分配された第１および第２の入力信号に対し、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とにおいて発生する位相差とは逆の位相差を与える。
第１のベースバイアス回路４は、制御回路９Ｂの制御下で、出力端子２からの出力電力または入力端子１からの入力電力が一定値以上の場合には、第１の増幅素子３に印加するベースバイアス電圧をオンし、出力端子２からの出力電力または入力端子１からの入力電力が一定値よりも小さい場合には、第１の増幅素子３に印加するベースバイアス電圧をオフする。

ウィルキンソン合成器１５Ｂは、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力間に挿入されたアイソレーション抵抗１６と、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力と出力端子２との間にそれぞれ挿入された１／４波長線路１７と、アイソレーション抵抗１６に直列接続されたスイッチ１８とにより構成されている。
スイッチ１８は、制御回路９Ｂの制御下で、出力端子２からの出力電力または入力端子１からの入力電力が一定値以上の場合には、閉成（オン）され、出力端子２からの出力電力または入力端子１からの入力電力が一定値よりも小さい場合には、開放（オフ）される。

このように、高出力時においては、制御回路９Ｂを用いて、第１の増幅素子３がオンとなるようなベースバイアス電圧を第１のベースバイアス回路４から出力するように制御し、同時に直列のスイッチ１８をオンするように制御するので、特性に影響を与えることはない。

一方、低出力時においては、制御回路９Ｂを用いて、第１の増幅素子３がオフとなるようなベースバイアス電圧を第１のベースバイアス回路４から出力するように制御し、同時に、スイッチ１８をオフするように制御するので、１／４波長線路１７の出力側のノードＢからオフ状態の第１の増幅素子３を見たインピーダンスが高くなり、第２の増幅素子２０で増幅された信号は、ほとんど影響を受けず、すなわち損失が小さく出力端子２から出力される。
したがって、低消費電力化および高効率化が可能となる。
また、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７は、位相差を得る回路と整合回路とを兼ねているので小型化することができる。
また、各増幅素子３、２０の出力側の出力整合回路は、２段インピーダンス変成となるので、広帯域化が可能となる。
さらに、アイソレーション特性を有するウィルキンソン合成器１５Ｂを用いていることから、高出力時の負荷変動に対する影響をさらに抑制することができる。

なお、入力分配整合回路２３は、前述のように、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する逆の位相差を持たせる回路構成および回路パラメータを有していればよいので、入力分配整合回路２３内の分配回路として、ウィルキンソン分配器、９０度ハイブリッド、または１８０度ハイブリッドを用いてもよく、さらに、分配器を用いずにそのまま２分配してもよい。この場合、入力分配整合回路２３内のそれぞれの整合回路は、異なる回路構成で必要な位相差が発生する回路パラメータとすればよい。

特に、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とのインピーダンス変成比が「２」の場合には、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７とで発生する位相差が９０度となるので、入力分配整合回路２３の分配回路として９０度ハイブリッドを設ければ、それぞれの整合回路は同じものを用いることが可能となる。この場合、第１の増幅素子３と第２の増幅素子２０との入力整合が広帯域にわたって同じとなるので、さらに広帯域な特性が可能となる。

実施の形態６．
なお、上記実施の形態５（図７）では特に言及しなかったが、図８のように、ローパスフィルタ形整合回路６とウィルキンソン合成器１５Ｂとの間、ならびに、ハイパスフィルタ形整合回路７とウィルキンソン合成器１５Ｂとの間に、それぞれ位相調整線路２８を設けてもよい。

図８はこの発明の実施の形態６に係る高周波増幅器を示す回路ブロック図であり、前述（図４、図６、図７参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図８においては、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７とウィルキンソン合成器１５Ｂとの間に、それぞれ位相調整線路２８が挿入されている点のみが前述（図７）と異なる。

図８において、ローパスフィルタ形整合回路６およびハイパスフィルタ形整合回路７の各出力側に挿入された位相調整線路２８の特性インピーダンスは、前述（図４、図６）と同様に、高出力時の中間インピーダンスＺＭＬ（＝ＺＭＨ）である。
したがって、２つの位相調整線路２８の通過位相を同じに設定すれば、高出力時の特性は、前述（図７）と同様になる。

一方、低出力時には、スイッチ１８をオフ状態とすることにより、ローパスフィルタ形整合回路６とハイパスフィルタ形整合回路７との出力側の接続点は、スイッチ１８を介してオープン状態になるので、１／４波長線路１７の出力側のノードＢが、第１および第２の増幅素子３、２０で増幅された入力信号が合成される接続点となる。
したがって、ノードＢからオフ状態の第１の増幅素子３を見たインピーダンスが完全にオープンとなるような通過位相量を、位相調整線路２８にて与えることができる。
これにより、回路損失をさらに低減して、低出力時の高周波増幅器をさらに高効率化することができ、また、同一出力時の消費電力をさらに低減することができる。

実施の形態７．
なお、上記実施の形態３〜６（図５〜図８）では特に言及しなかったが、ウィルキンソン合成器１５、１５Ｂ内の１／４波長線路１７を、図９〜図１２のいずれかのように、直列インダクタ３０および並列容量３１により構成してもよい。

図９〜図１２はこの発明の実施の形態７に係る高周波増幅器を示す回路ブロック図であり、前述（図５〜図８参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ｃ」〜「Ｆ」を付して詳述を省略する。
図９〜図１２においては、前述の１／４波長線路１７に代えて、ウィルキンソン合成器１５Ｃ〜１５Ｆ内に直列インダクタ３０（ＬＬ）および並列容量３１（ＣＬ）を設けた点のみが異なる。

図９、図１１のウィルキンソン合成器１５Ｃ、１５Ｅにおいて、直列インダクタ３０の両端とグランドとの間に挿入された各２つの並列容量３１は、はしご形回路を構成している。
一方、図１０、図１２のウィルキンソン合成器１５Ｄ、１５Ｆにおいて、直列インダクタ３０の出力端とグランドとの間に挿入された各並列容量３１（２ＣＬ）は、１個にまとめられている。

また、図９、図１０のウィルキンソン合成器１５Ｃ、１５Ｄにおいては、アイソレーション抵抗１６に対して並列接続されたスイッチ１８が用いられており、図１０、図１２のウィルキンソン合成器１５Ｅ、１５Ｆにおいては、アイソレーション抵抗１６に対して直列接続されたスイッチ１８が用いられている。

図９、図１１のウィルキンソン合成器１５Ｃ、１５Ｅにおいて、直列インダクタ３０の値ＬＬおよび並列容量３１の値ＣＬは、それぞれ、前述（図５、図７）の特性インピーダンスＺｓの１／４波長線路１７と同等の電気性能が、中心周波数で得られる値に設定される。

これにより、図９、図１１の高周波増幅器は、それぞれ、前述（図５、図７）の高周波増幅器と同様の動作を実現することができ、前述と同様の作用効果が得られる。
また、１／４波長線路１７が、集中定数回路素子である直列インダクタ３０および並列容量３１に置き換えられることにより、小型化が可能となる。

一方、図１０、図１２の高周波増幅器においては、それぞれ、図９、図１１のウィルキンソン合成器１５Ｃ、１５Ｅ内の各２つの並列容量３１を、出力側の１つの並列容量３１にまとめて、値「２×ＣＬ」としている。
この場合、ローパスフィルタ形整合回路６Ｄ内の並列容量１１Ｄの値Ｃｐａｒａは、前述の値Ｃｐとウィルキンソン合成器１５Ｄ内の値ＣＬとを合わせた値（Ｃｐ＋ＣＬ）に設定されている。

また、ハイパスフィルタ形整合回路７内の並列インダクタ１３の値Ｌｐａｒａは、ハイパスフィルタ形整合回路７内の並列インダクタ１３の値Ｌｐと関連して、以下の式（２）を満足するように設定される。

１／（ｊω×Ｌｐａｒａ）＝１／（ｊω×Ｌｐ）＋ω×ＣＬ ・・・（２）

したがって、図１０、図１２の高周波増幅器は、それぞれ前述（図９、図１１）の高周波増幅器と同様の動作を実現することが可能となる。
さらに、図９、図１１の高周波増幅器と比べて、並列容量３１の数を少なくすることができ、小型化が可能となる。

なお、図９〜図１２では、図５、図７の回路構成において、１／４波長線路１７を直列インダクタ３０および並列容量３１（はしご形回路）に置き換え、さらに、２つの並列容量３１を共通化した場合について説明したが、前述（図６、図８）の位相調整線路２８を有する回路構成に対しても、同様に適用可能なことは言うまでもない。

以上のように、この発明の実施の形態７（図９〜図１２）によれば、１／４波長線路は、ローパスフィルタ形整合回路６、６Ｄおよびハイパスフィルタ形整合回路７、７Ｄと出力端子２との間にそれぞれ直列に挿入された直列インダクタ３０と、直列インダクタ３０の少なくとも一端とグランドとの間に挿入された並列容量３１とにより構成されているので、前述と同様の作用効果を奏することが可能となる。

実施の形態８．
なお、上記実施の形態１〜７（図１、図４〜図１２）では、ローパスフィルタ形整合回路６（６Ｄ）を、直列インダクタ１０および並列容量１１（１１Ｄ）により構成したが、図１３のように、直列線路４０およびオープンスタブ４１により構成してもよく、または図１４のように、直列線路４０および並列容量１１により構成してもよい。

図１３、図１４はこの発明の実施の形態８に係る高周波増幅器のローパスフィルタ形整合回路６Ｇ、６Ｈの構成例を示す回路ブロック図である。
図１３において、ローパスフィルタ形整合回路６Ｇは、入出力端間に挿入された直列線路４０と、直列線路４０の出力端に接続されたオープンスタブ４１とにより構成されている。

また、図１４において、ローパスフィルタ形整合回路６Ｈは、入出力端間に挿入された直列線路４０と、直列線路４０の出力端に接続された並列容量１１とにより構成されている。
図１３のように、直列線路４０およびオープンスタブ４１で構成しても、図１４のように、直列線路４０および並列容量１１で構成しても、ローパスフィルタ形整合回路６Ｇ、６Ｈは、前述と同様に動作するので、前述と同様の作用効果を奏することができる。

また、図１３のように、直列インダクタ１０の代わりに直列線路４０を用い、並列容量１１の変わりにオープンスタブ４１を用いることにより、低損失に回路を構成することができ、さらに高効率化を実現することができる。

実施の形態９．
なお、上記実施の形態１〜７（図１、図４〜図１２）では、ハイパスフィルタ形整合回路７（７Ｄ）を、直列容量１２および並列インダクタ１３（１３Ｄ）により構成したが、図１５のように、直列容量１２およびショートスタブ４２により構成してもよい。

図１５はこの発明の実施の形態９に係る高周波増幅器のハイパスフィルタ形整合回路７Ｉの構成例を示す回路ブロック図である。
図１５のように、並列インダクタ１３（１３Ｄ）の代わりにショートスタブ４２を用いても、ハイパスフィルタ形整合回路７Ｉは前述と同様に動作するので、前述と同様の作用効果を奏することができる。
また、並列インダクタ１３の代わりにショートスタブ４２を用いることにより、低損失に回路を構成することができ、さらに高効率化を実現することができる。

実施の形態１０．
なお、上記実施の形態３〜７（図５〜図１２）では、ウィルキンソン合成器内に開閉式のスイッチ１８を設けたが、図１６または図１７のように、ＦＥＴ（ＨＥＭＴ）スイッチ４８を設けてもよい。
図１５、図１６はこの発明の実施の形態１０に係る高周波増幅器を示す回路ブロック図であり、それぞれ、前述の実施の形態７（図１０、図１２）の構成に適用した場合を示している。

図１６のウィルキンソン合成器１５Ｊにおいては、スイッチ１８の代わりに、ＦＥＴスイッチ４８を用いた点のみが図１０と異なる。
同様に、図１７のウィルキンソン合成器１５Ｋにおいては、スイッチ１８の代わりに、ＦＥＴスイッチ４８を用いた点のみが図１２と異なる。
図１６、図１７の回路構成においても、前述（図１０、図１２）と同様の作用効果を奏する。

また、図１６、図１７においても、ハイパスフィルタ形整合回路７とウィルキンソン合成器１５との間、ならびに、ウィルキンソン合成器１５と出力端子２との間、の２箇所には、ＤＣカット容量１４、２４が設けられており、これにより、必要なＤＣカットが達成される。

また、第１のコレクタバイアス回路５から供給されるコレクタ電圧は、ローパスフィルタ形整合回路６Ｄを経由して、ＦＥＴスイッチ４８のドレインおよびソースの一方に供給され、さらに、ウィルキンソン合成器１５Ｊ、１５Ｋを経由して、ＦＥＴスイッチ４８のドレインおよびソースの他方に供給される。

これにより、ＦＥＴスイッチ４８のドレインおよびソースに正の同電位を供給することができ、追加のバイアス回路を必要とせずに小型化を実現することが可能となる。
また、ＦＥＴスイッチ４８のドレインおよびソースが正電位となるので、ゲート電圧に負電圧を必要とせずに、正電圧のみでＦＥＴスイッチ４８を制御することができ、これにより、負電圧発生回路が不要となり小型化を実現することが可能となる。

なお、図１６、図１７においては、ハイパスフィルタ形整合回路７Ｄとウィルキンソン合成器１５Ｊ、１５Ｋとの間に設けられるＤＣカット容量１４を、直列容量１２に対して直列に挿入したが、ハイパスフィルタ形整合回路７Ｄ内の並列インダクタ１３Ｄに対して直列に挿入してもよい。

また、ここでは図１０、図１２の回路構成に対してＦＥＴスイッチ４８を適用した場合を示したが、図４〜図８、図９、図１１などの他の回路構成に対しても、同様にＦＥＴスイッチ４８を適用することができ、同様の作用効果を奏することは言うまでもない。

実施の形態１１．
なお、上記実施の形態１〜１０（図１、図４〜図１７）では、それぞれ１段構成の第１および第２の増幅素子３、２０を用いたが、図１８〜図２０のように、第１および第２の増幅素子３、２０を、それぞれ多段接続した複数の増幅素子により構成し、多段接続された複数の増幅素子３、２０の相互間に段間整合回路１９を挿入してもよい。

図１８〜図２０はこの発明の実施の形態１１に係る高周波増幅器の構成例を示す回路ブロック図であり、それぞれ、前述の実施の形態１、３、５（図１、図５、図７）の構成に適用した場合を示している。
図１８〜図２０において、前述と同様のものについては、前述と同一符号を付して詳述を省略する。

この場合、２並列合成する第１および第２の増幅素子３、２０を、それぞれ２段構成とし、各２段構成の第１および第２の増幅素子３、２０の各段間に段間整合回路１９が挿入されている点のみが前述（図１、図５、図７）と異なる。
また、前段および後段からなる第１および第２の増幅素子３、２０の各段には、それぞれ、第１および第２のベースバイアス回路４、２１、ならびに、第１および第２のコレクタバイアス回路５、２２が接続されている。

図１８、図１９においては、後段の第２の増幅素子２０にベースバイアス電圧を供給する第２のベースバイアス回路２１に対してのみでなく、前段の第２の増幅素子２０にベースバイアス電圧を供給する第２のベースバイアス回路２１に対しても、制御回路９、９Ａからの制御信号が供給されており、前述（図１、図５）の場合と同様の制御が行われる。

同様に、図２０においては、後段の第１の増幅素子３にベースバイアス電圧を供給する第１のベースバイアス回路４に対してのみでなく、前段の第１の増幅素子３にベースバイアス電圧を供給する第１のベースバイアス回路４に対しても、制御回路９Ｂからの制御信号が供給されており、前述（図７）の場合と同様の制御が行われる。
なお、各増幅素子３、２０の段数は、必要に応じて任意に設定され得る。

これにより、図１８、図１９においては、前述（図１、図５）と同様の作用効果を奏することができる。
また、後段の増幅素子に対してのみでなく、多段高周波増幅器の全段に対して制御するように構成したので、低出力時において、されに低消費電力化および高効率化を実現することができる。

同様に、図２０においては、前述（図７）と同様の作用効果を奏するとともに、多段高周波増幅器の全段に対して制御するように構成したので、低出力時において、さらに低消費電力化および高効率化を実現することができる。
なお、ここでは、２段高周波増幅器の例を示したが、さらに多段化した高周波増幅器においても、同様の構成および制御を行うことにより、同様の作用効果を奏することができる。

さらに、ここでは、図１、図５、図７の回路構成に対して多段高周波増幅器を適用した場合を示したが、同様に、図４、図６、図８〜図１１などの他の回路構成に対しても、同様に多段増幅器構成を適用することができ、同様の作用効果を奏することは言うまでもない。

１ 入力端子、２ 出力端子、３ 第１の増幅素子、４ 第１のベースバイアス回路、５ 第１のコレクタバイアス回路、６、６Ｄ、６Ｇ、６Ｈ ローパスフィルタ形整合回路、７、７Ｄ、７Ｉ ハイパスフィルタ形整合回路、８ 整合回路、９、９Ａ、９Ｂ 制御回路、１０ 直列インダクタ（Ｌｓ）、１１ 並列容量（Ｃｐ）、１１Ｄ 並列容量（Ｃｐａｒａ）、１２ 直列容量（Ｃｓ）、１３ 並列インダクタ（Ｌｐ）、１３Ｄ 並列インダクタ（Ｌｐａｒａ）、１４、２４ カット容量、１５、１５Ｂ〜１５Ｆ、１５Ｊ、１５Ｋ ウィルキンソン合成器、１６ アイソレーション抵抗、１７ １／４波長線路、１８ スイッチ、１９ 段間整合回路、２０ 第２の増幅素子、２１ 第２のベースバイアス回路、２２ 第２のコレクタバイアス回路、２３ 入力分配整合回路、２８ 位相調整線路、３０ 直列インダクタ、３１ 並列容量、４０ 直列線路、４１ オープンスタブ、４２ ショートスタブ、４８ ＦＥＴ（ＨＥＭＴ）スイッチ、Ａ、Ｂ ノード。

Claims (15)

1. 入力端子から入力される高周波の入力信号を増幅して出力端子から出力する高周波増幅器であって、
   前記入力信号のインピーダンス整合をとるとともに、前記入力信号を第１および第２の入力信号に２分配する入力分配整合回路と、
   前記第１の入力信号を増幅する第１の増幅素子と、
   前記第２の入力信号を増幅する第２の増幅素子と、
   前記第１の増幅素子のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路と、
   前記第１の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路と、
   前記第２の増幅素子のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路と、
   前記第２の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路と、
   前記第１の増幅素子により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路と、
   前記第２の増幅素子により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路と、
   前記ローパスフィルタ形整合回路により整合された後の第１の入力信号と、前記ハイパスフィルタ形整合回路により整合された後の第２の入力信号とを合成する合成回路と、
   前記合成回路により合成された合成信号を前記出力端子の特性インピーダンスに変換する整合回路とを備え、
   前記入力分配整合回路は、分配された前記第１および第２の入力信号に対し、前記ローパスフィルタ形整合回路と前記ハイパスフィルタ形整合回路とにおいて発生する位相差とは逆の位相差を与え、
   前記第２のベースバイアス回路は、
   前記出力端子からの出力電力または前記入力端子からの入力電力が一定値以上の場合には、前記第２の増幅素子に印加するベースバイアス電圧をオンし、
   前記出力端子からの出力電力または前記入力端子からの入力電力が前記一定値よりも小さい場合には、前記第２の増幅素子に印加するベースバイアス電圧をオフすることを特徴とする高周波増幅器。
2. 前記ローパスフィルタ形整合回路と前記合成回路との間、ならびに、前記ハイパスフィルタ形整合回路と前記合成回路との間に、それぞれ位相調整線路を設けたことを特徴とする請求項１に記載の高周波増幅器。
3. 入力端子から入力される高周波の入力信号を増幅して出力端子から出力する高周波増幅器であって、
   前記入力信号のインピーダンス整合をとるとともに、前記入力信号を第１および第２の入力信号に２分配する入力分配整合回路と、
   前記第１の入力信号を増幅する第１の増幅素子と、
   前記第２の入力信号を増幅する第２の増幅素子と、
   前記第１の増幅素子のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路と、
   前記第１の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路と、
   前記第２の増幅素子のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路と、
   前記第２の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路と、
   前記第１の増幅素子により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路と、
   前記第２の増幅素子により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路と、
   前記ローパスフィルタ形整合回路により整合された後の第１の入力信号と、前記ハイパスフィルタ形整合回路により整合された後の第２の入力信号とを合成するとともに、合成された合成信号を前記出力端子の特性インピーダンスに変換してインピーダンス整合を行うウィルキンソン合成器とを備え、
   前記入力分配整合回路は、分配された前記第１および第２の入力信号に対し、前記ローパスフィルタ形整合回路と前記ハイパスフィルタ形整合回路とにおいて発生する位相差とは逆の位相差を与え、
   前記第２のベースバイアス回路は、
   前記出力端子からの出力電力または前記入力端子からの入力電力が一定値以上の場合には、前記第２の増幅素子に印加するベースバイアス電圧をオンし、
   前記出力端子からの出力電力または前記入力端子からの入力電力が前記一定値よりも小さい場合には、前記第２の増幅素子に印加するベースバイアス電圧をオフし、
   前記ウィルキンソン合成器は、
   前記ローパスフィルタ形整合回路および前記ハイパスフィルタ形整合回路の各出力間に挿入されたアイソレーション抵抗と、
   前記ローパスフィルタ形整合回路および前記ハイパスフィルタ形整合回路の各出力と前記出力端子との間にそれぞれ挿入された１／４波長線路と、
   前記アイソレーション抵抗に並列接続されたスイッチとにより構成され、
   前記スイッチは、
   前記出力端子からの出力電力または前記入力端子からの入力電力が一定値以上の場合には、開放され、
   前記出力端子からの出力電力または前記入力端子からの入力電力が前記一定値よりも小さい場合には、閉成されることを特徴とする高周波増幅器。
4. 前記ローパスフィルタ形整合回路と前記ウィルキンソン合成器との間、ならびに、前記ハイパスフィルタ形整合回路と前記ウィルキンソン合成器との間に、それぞれ位相調整線路を設けたことを特徴とする請求項３に記載の高周波増幅器。
5. 入力端子から入力される高周波の入力信号を増幅して出力端子から出力する高周波増幅器であって、
   前記入力信号のインピーダンス整合をとるとともに、前記入力信号を第１および第２の入力信号に２分配する入力分配整合回路と、
   前記第１の入力信号を増幅する第１の増幅素子と、
   前記第２の入力信号を増幅する第２の増幅素子と、
   前記第１の増幅素子のベース端子にベースバイアス電圧を印加する第１のベースバイアス回路と、
   前記第１の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第１のコレクタバイアス回路と、
   前記第２の増幅素子のベース端子にベースバイアス電圧を印加する第２のベースバイアス回路と、
   前記第２の増幅素子のコレクタ端子にコレクタバイアス電圧を印加する第２のコレクタバイアス回路と、
   前記第１の増幅素子により増幅された第１の入力信号のインピーダンス整合をとる１段のローパスフィルタ形整合回路と、
   前記第２の増幅素子により増幅された第２の入力信号のインピーダンス整合をとる１段のハイパスフィルタ形整合回路と、
   前記ローパスフィルタ形整合回路により整合された後の第１の入力信号と、前記ハイパスフィルタ形整合回路により整合された後の第２の入力信号とを合成するとともに、合成された合成信号を前記出力端子の特性インピーダンスに変換してインピーダンス整合を行うウィルキンソン合成器とを備え、
   前記入力分配整合回路は、分配された前記第１および第２の入力信号に対し、前記ローパスフィルタ形整合回路と前記ハイパスフィルタ形整合回路とにおいて発生する位相差とは逆の位相差を与え、
   前記第１のベースバイアス回路は、
   前記出力端子からの出力電力または前記入力端子からの入力電力が一定値以上の場合には、前記第１の増幅素子に印加するベースバイアス電圧をオンし、
   前記出力端子からの出力電力または前記入力端子からの入力電力が前記一定値よりも小さい場合には、前記第１の増幅素子に印加するベースバイアス電圧をオフし、
   前記ウィルキンソン合成器は、
   前記ローパスフィルタ形整合回路および前記ハイパスフィルタ形整合回路の各出力間に挿入されたアイソレーション抵抗と、
   前記ローパスフィルタ形整合回路および前記ハイパスフィルタ形整合回路の各出力と前記出力端子との間にそれぞれ挿入された１／４波長線路と、
   前記アイソレーション抵抗に直列接続されたスイッチとにより構成され、
   前記スイッチは、
   前記出力端子からの出力電力または前記入力端子からの入力電力が一定値以上の場合には、閉成され、
   前記出力端子からの出力電力または前記入力端子からの入力電力が前記一定値よりも小さい場合には、開放されることを特徴とする高周波増幅器。
6. 前記ローパスフィルタ形整合回路と前記ウィルキンソン合成器との間、ならびに、前記ハイパスフィルタ形整合回路と前記ウィルキンソン合成器との間に、それぞれ位相調整線路を設けたことを特徴とする請求項５に記載の高周波増幅器。
7. 前記１／４波長線路は、
   前記ローパスフィルタ形整合回路および前記ハイパスフィルタ形整合回路と前記出力端子との間にそれぞれ直列に挿入された直列インダクタと、
   前記直列インダクタの少なくとも一端とグランドとの間に挿入された並列容量と
   により構成されたことを特徴とする請求項３から請求項６までのいずれか１項に記載の高周波増幅器。
8. 前記スイッチは、ＦＥＴスイッチにより構成されたことを特徴とする請求項３から請求項７までのいずれか１項に記載の高周波増幅器。
9. 前記ローパスフィルタ形整合回路と前記ハイパスフィルタ形整合回路とのインピーダンス変成比は、「２」に設定されたことを特徴とする請求項１から請求項８までのいずれか１項に記載の高周波増幅器。
10. 前記ローパスフィルタ形整合回路は、直列インダクタと並列容量とにより構成されたことを特徴とする請求項１から請求項９までのいずれか１項に記載の高周波増幅器。
11. 前記ローパスフィルタ形整合回路は、直列線路と並列容量とにより構成されたことを特徴とする請求項１から請求項９までのいずれか１項に記載の高周波増幅器。
12. 前記ローパスフィルタ形整合回路は、直列線路とオープンスタブとにより構成されたことを特徴とする請求項１から請求項９までのいずれか１項に記載の高周波増幅器。
13. 前記ハイパスフィルタ形整合回路は、直列容量と並列インダクタとにより構成されたことを特徴とする請求項１から請求項１２までのいずれか１項に記載の高周波増幅器。
14. 前記ハイパスフィルタ形整合回路は、直列容量とショートスタブとにより構成されたことを特徴とする請求項１から請求項１２までのいずれか１項に記載の高周波増幅器。
15. 前記第１および第２の増幅素子は、それぞれ多段接続された複数の増幅素子からなり、
    多段接続された前記複数の増幅素子の相互間には、段間整合回路が設けられていることを特徴とする請求項１から請求項１４までのいずれか１項に記載の高周波増幅器。

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