JP2010200308A - マルチバンド整合回路及びマルチバンド電力増幅器 - Google Patents

Abstract

【課題】マルチバンド対応のインピーダンス整合回路を低損失で実現する。
【解決手段】
信号経路上に直列に接続される、第１整合部と、第１直列整合手段と第１並列整合手段とからなる第２整合部と、第２直列整合手段とスイッチと第２並列整合手段とからなる第３整合部とにより構成され、第１の周波数では第１整合部を適宜設計することにより、第２の周波数では各直列・並列整合手段を適宜設計することにより整合対象のインピーダンスに整合される。第１並列整合手段は第１の周波数にて信号経路から切り離されるように設計され、第２整合部と第３整合部は、第２の周波数にて第２整合部と第３整合部との接続点から回路素子側を見たインピーダンスと整合対象のインピーダンスとの変換比が、第１整合部と第２整合部との接続点から回路素子側を見たインピーダンスと整合対象のインピーダンスとの変換比より小さくなるように設計される。
【選択図】図２

Description

本発明は、増幅器などに利用される整合回路に関する。より詳しくは、増幅素子など周波数特性を有する回路素子の入出力インピーダンスと特性インピーダンスとの整合を複数の周波数帯域で確立することができるマルチバンド整合回路の低損失化に関する。

無線機には複数の周波数帯域の信号を扱えること（マルチバンド化）が要求されている。無線機に含まれる不可欠な装置として電力増幅器がある。効率のよい増幅を行うには、各周波数帯域において、周波数特性を有する増幅素子（トランジスタなど）の入出力インピーダンス（入力インピーダンスをＺ_Ｉ(ｆ)、出力インピーダンスをＺ_Ｌ(ｆ)とする）と周辺回路の入出力インピーダンスＺ_０（＝系のインピーダンス）との間のインピーダンスを整合することが可能なマルチバンド整合回路が必要である。

以下、マルチバンド整合回路の従来構成について説明する。なお、本明細書においては、増幅器に適用される整合回路について説明するが、その他の機器に適用される整合回路についても同様の考え方が適用可能である。

マルチバンド整合回路の構成の一つとして、スイッチや可変容量素子を用いて回路定数を変更する構成がある。例えば非特許文献１では、図１６に示すように主整合ブロック３１０と、主整合ブロック３１０に一端が接続された遅延回路３２１と、遅延回路３２１の他端にスイッチ３２２を介して接続された副整合ブロック３２３と、を備えた整合回路３００が開示されている。

この整合回路３００は、図１７に示すような中心周波数をｆ_１、ｆ_２とする２つの周波数帯域の信号に対する整合回路であり、例えば、Ｚ_Ｉ(ｆ)を有する回路素子２０と、予め定められた系のインピーダンスＺ_０（例えば５０Ω、７５Ω等）を有する系の回路が接続されたポートＰ１との間に挿入することにより、Ｚ_Ｉ(ｆ_１)およびＺ_Ｉ(ｆ_２)とＺ_０との間の整合をそれぞれ達成する。具体的には以下のような原理で整合する。

まず、第１の周波数帯域ｂ_１（中心周波数ｆ_１）が動作帯域の場合には、スイッチ３２２をＯＦＦ状態（非導通状態）とする。この場合、主整合ブロック３１０は、Ｚ_Ｉ(ｆ_１)をＺ_０に変換する。このとき遅延回路３２１のｂ_１での特性インピーダンスをＺ_０とすれば、ｂ_１の信号に対して整合回路全体として整合がとれることになる。ここで用いる遅延回路３２１として、ｂ_１における特性インピーダンスがＺ_０である伝送線路を用いることが例示されている。

一方、第２の周波数帯域ｂ_２（中心周波数ｆ_２）が動作帯域の場合には、スイッチ３２２をＯＮ状態（導通状態）とする。主整合ブロック３１０により、Ｚ_Ｉ(ｆ_２)はＺ(ｆ_２)に変換される。一般に、Ｚ(ｆ_２)≠Ｚ_０である。しかし、Ｚ(ｆ_２)がどのような値であっても、遅延回路３２１での遅延量（伝送線路を用いた場合は線路長）とスイッチ３２２を介して接続された副整合ブロック３２３のリアクタンス値とをシングルスタブマッチの原理に基づき設定することにより、シングルスタブマッチングの原理に基づき、整合回路３００の端子Ｐ１から端子Ｐ２側を見たインピーダンスをＺ_０にできる。すなわち、ｂ_２の信号に対しても整合回路全体として整合がとれる。Ｚ_Ｌ(ｆ)に対しても、同様な原理による整合が可能である。

なお、上記の整合回路３００では、スイッチ３２２のＯＮ、ＯＦＦにより副整合ブロック３２３の接続、切断を行い２つの周波数帯域での整合を実現するが、このようなスイッチと副整合ブロックとの直列接続の代わりに、リアクタンス素子やリアクタンス回路を用いてもよい。この場合、そのリアクタンス値を適宜設定することで、ｂ_１ではリアクタンスが装荷されず、ｂ_２ではリアクタンスが装荷されるという、スイッチと副整合ブロックとの直列接続を採用した場合と同様な作用効果を得ることができる。

上記マルチバンド整合回路を増幅素子の入出力端子に接続すれば、整合回路のスイッチがＯＦＦ状態のときにはｂ_１の信号に対する増幅器として動作し、スイッチがＯＮ状態のときにはｂ_２の信号に対する増幅器として動作するマルチバンド増幅器を実現することができる。

福田敦史他、「ＭＥＭＳスイッチを用いたマルチバンド電力増幅器」、電子情報通信学会総合大会、2004年、C-2-4、p.39

２つの周波数帯域の信号を選択的に整合可能な図１６に示す従来の整合回路３００では、ｂ_２においては、スイッチ３２２がＯＮ状態であるとして遅延回路３２１と副整合ブロック３２３とをシングルスタブマッチの原理に基づき設計する。しかし、シングルスタブマッチでは、図１６のＡ点からＰ２側を見たインピーダンスＺ(ｆ_２)（以下、Ｚ(ｆ_２)と表記する。）とＺ_０のインピーダンス変換比|Γ|が大きい場合、スイッチ３２２に流れ込む電流が大きくなる。ここで、Ｚ(ｆ_２)は複素数であり、|Γ|は次式の関係を満たす。

スイッチの挿入損失は、スイッチのＯＮ抵抗とスイッチに流れる電流量Ｉの２乗の積となる。そのため、|Γ|が大きい場合には小さい場合と比較して整合回路の通過損失が大きくなるという問題があった。このような通過損失劣化の問題は、スイッチと副整合ブロックとの直列接続の代わりに、リアクタンス素子やリアクタンス回路を用いた場合にも同様に生じる。

ここで、ｂ_１とｂ_２における回路素子２０のインピーダンスＺ_Ｉ(ｆ_１)とＺ_Ｉ(ｆ_２)は、増幅素子であるトランジスタによって決まる。また、主整合ブロック３１０はｂ_１における整合回路として設計される。つまり、Ｚ(ｆ_２)はトランジスタおよびｂ_１、ｂ_２に依存して概ね決定される。

本発明の目的は、２以上の周波数帯域に対応可能なインピーダンス整合回路において、スイッチやリアクタンス素子などに流れる電流量を低減することで、スイッチの挿入損失を低減し、よって回路の低損失化を達成することにある。

本発明のマルチバンド整合回路は、周波数特性のあるインピーダンスＺ_Ｉ(ｆ)を有する回路素子と、予め定められた系の回路のインピーダンスＺ_０との間のインピーダンス整合を、２つの周波数帯域において達成する回路であり、第１整合部と第２整合部と第３整合部とから構成される。

第１整合部は、上記回路素子に接続され、第１の周波数帯域における上記回路素子のインピーダンスをＺ_０に変換する。

第２整合部は、一端が上記第１整合部の他端に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも上記第１の周波数帯域で上記伝送線路に等価な回路である第１直列整合手段と、一端が上記第１直列整合手段の他端で上記信号経路に接続され、他端が接地される第１並列整合手段と、からなる。

第３整合部は、一端が上記第１直列整合手段の他端に接続され、他端が上記系の回路に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも第１の周波数帯域で上記伝送線路に等価な回路である第２直列整合手段と、一端が上記第２直列整合手段の他端で上記信号経路に接続されるスイッチと、一端が上記スイッチの他端に接続される第２並列整合手段と、からなる。

なお、上記第１並列整合手段は、上記第１の周波数帯域において、上記信号経路との接続点がインピーダンス開放状態となるように構成される。

また、上記スイッチがＯＮ状態において、第２の周波数帯域における上記第２整合部と上記第３整合部との接続点から上記回路素子側を見たインピーダンスＺ´(ｆ_２)と系の回路のインピーダンスＺ_０とのインピーダンス変換比が、上記第１整合部と上記第２整合部との接続点から上記回路素子側を見たインピーダンスＺ(ｆ_２)と系の回路のインピーダンスＺ_０とのインピーダンス変換比より小さくなるように第１直列整合手段及び第１並列整合手段を設計する。更に、上記インピーダンスＺ´(ｆ_２)がＺ_０に変換されるように第２直列整合手段及び第２並列整合手段を設計する。

そして、上記スイッチの開閉により上記第１の周波数帯域と上記第２の周波数帯域とで選択的に上記回路素子のインピーダンスをＺ_０に整合する。

本発明により、２以上の周波数帯域でのインピーダンス整合を行いつつ、スイッチやリアクタンス素子などに流れる電流量を低減し、よって低損失の整合回路を実現することができる。

スイッチに流れる電流量を低減できる原理を説明する図。 実施例１の機能ブロック図。 実施例２の機能ブロック図。 ３つの周波数帯域の相関を示すイメージ図。 第１並列ブロックを２段のＬＣ共振回路で構成するイメージ図。 図５の構成における周波数−インピーダンス特性図。 第１並列ブロックをｍ−１段のＬＣ共振回路で構成するイメージ図。 従来構成において、スイッチ３２２をＯＦＦ状態として２．６ＧＨｚにおいて整合させた場合の通過損失特性図。 従来構成において、スイッチ３２２をＯＮ状態として０．９ＧＨｚにおいて整合させた場合の通過損失特性図。 従来構成において、０．９ＧＨｚにおける整合時にスイッチ３２２として抵抗値０Ωの理想スイッチを用いた場合の通過損失特性図。 従来構成におけるＺ(ｆ₂)とＺ_０とのインピーダンス変換比を示すポーラーチャート図。 インピーダンス変換比からスイッチに流れる電流量を計算し、５Ωの抵抗で消費される電力に基づき求めたインピーダンス変換比−通過損失特性図。 本発明において、スイッチ１３２をＯＮ状態として０．９ＧＨｚにおいて整合させた場合の通過損失特性図。 本発明において、０．９ＧＨｚにおける整合時にスイッチ１３２として抵抗値０Ωの理想スイッチを用いた場合の通過損失特性図。 本発明におけるＺ(ｆ₂)とＺ_０とのインピーダンス変換比を示すポーラーチャート図。 従来構成による機能ブロックの一例を示す図。 ２つの周波数帯域の相関を示すイメージ図。 少なくともにｂ_１において特性インピーダンスがＺ_０の伝送線路と等価な回路の構成例を示す図。 図１８Ａの具体的構成例を示す図。 図１８Ａの別の具体的構成例を示す図。 少なくともにｂ_１において特性インピーダンスがＺ_０の伝送線路と等価な回路の別の構成例を示す図。 図１９Ａの具体的構成例を示す図。 図１９Ａの別の具体的構成例を示す図。 実施例１において、第１並列ブロックに並列共振回路を採用した場合の構成例を示す図。 実施例１において、第１並列ブロックに並列共振回路を採用した場合の別の構成例を示す図。 実施例１において、第１並列ブロックに直列共振器を採用した場合の構成例を示す図。 少なくともｂ_１及びｂ_２において特性インピーダンスがＺ_０の伝送線路と等価な回路の構成例を示す図。 図２３Ａの具体的構成例を示す図。 図２３Ａの別の具体的構成例を示す図。 少なくともにｂ_１及びｂ_２において特性インピーダンスがＺ_０の伝送線路と等価な回路の別の構成例を示す図。 図２４Ａの具体的構成例を示す図。 図２４Ａの別の具体的構成例を示す図。 図２３Ｃの可変インダクタを可変キャパシタを用いて構成する例を示す図。 図２４Ｂの可変インダクタを可変キャパシタを用いて構成する例を示す図。 実施例２において、第１並列ブロックに並列共振回路を採用した場合の構成例を示す図。 実施例２において、第１並列ブロックに並列共振回路を採用した場合の別の構成例を示す図。 実施例２において、第１並列ブロックに直列共振器を採用した場合の構成例を示す図。 実施例３において、第３整合部１３０を図２３Ａの回路とリアクタンス可変素子とを用いて構成する場合の構成例を示す図。 本発明のマルチバンド整合回路を用いたマルチバンド増幅器の構成例を示す図。 本発明の構成で第２整合部が抵抗成分を含んでいる場合の第３整合部のスイッチに流れる電流と整合回路全体の損失との関係を示す図。

以下、本発明の実施の形態について、詳細に説明する。

まず、実施例の説明に先立ち、本発明によりスイッチに流れる電流量を低減できる原理について説明する。本発明の整合回路の基本構成を図１に示す。基本構成に係る整合回路１は、整合回路３００の主整合ブロック３１０にあたる第１整合部１１０と、整合回路３００の遅延回路３２１とスイッチ３２２と副整合ブロック３２３との組にあたる第３整合部１３０との間に、更に第２整合部１２０を追加した構成をとる。第２整合部１２０は、ｂ_１での整合には影響を与えず、ｂ_２におけるＺ(ｆ_２)をＢ点からＰ２側を見たインピーダンスＺ´(ｆ_２)に変換する。ｂ_２での整合は、第３整合部１３０で達成される。そして、第３整合部１３０のスイッチ１３２に流れる電流は、Ｚ´(ｆ_２)とＺ_０とのインピーダンス変換比|Γ´|に依存する。そのため、第２整合部１２０は|Γ´|＜|Γ|となるように設計する。このように設計することで、スイッチに流れる電流量は第２整合部１２０を用いない場合と比較して低減できるため、スイッチのＯＮ抵抗による損失、つまりスイッチの挿入損失を低減することができる。ここで、第２整合部１２０は、線路、インダクタ、キャパシタなど、寄生成分を含めて抵抗成分が小さい素子で設計することが望ましい。また、一般に低い挿入損失と高いアイソレーション特性とを両立するスイッチを実現することは困難である。しかし、本発明によればスイッチに流れる電流量が低減されるため、スイッチの挿入損失に対する要求条件を緩和でき、高いアイソレーション特性を有するスイッチを用いることができる。

以下、整合回路１の第２整合部１２０を具体化した実施例である整合回路１００について、図２を用いて説明する。

整合回路１００は、２つの周波数帯域の信号に対する整合回路であり、Ｚ_Ｉ(ｆ_１)とＺ_Ｉ(ｆ_２)とを有する回路素子２０と、Ｚ_０を有する系の回路１０との間に挿入することにより、Ｚ_Ｉ(ｆ_１)とＺ_Ｉ(ｆ_２)をそれぞれＺ_０に整合させる。また、各手段・ブロックの設計に際してのスイッチの状態は、ｂ_１においてはＯＦＦ状態であるとし、ｂ_２においてはＯＮ状態であるとする。

整合回路１００は、上記のとおり第１整合部１１０と第２整合部１２０と第３整合部１３０とから構成される。また、第２整合部１２０は第１直列整合手段１２１と第１並列整合手段１２２とから構成され、第３整合部１３０は第２直列整合手段１３１とスイッチ１３２と第２並列整合手段１３３とから構成される。

第１整合部１１０は、一端が回路素子２０に接続され、回路素子２０のｂ_１におけるインピーダンスＺ_Ｉ(ｆ_１)を、他端（図１のＡ点）からＰ２側を見てＺ_０となるように変換する。第１整合部１１０の構成は任意であり、例えば、伝送線路とスタブによる構成、直列インダクタと並列キャパシタによる構成等が考えられる。なお、回路素子２０のｂ_２におけるインピーダンスＺ_Ｉ(ｆ_２)については、ここで一旦Ｚ(ｆ_２)に変換される。

第１整合部１１０の他端には第１直列整合手段１２１の一端が接続され、第１直列整合手段１２１の他端は第２直列整合手段１３１の一端に接続される。そして、第２直列整合手段１３１の他端は、系の回路１０に接続される。

第１直列整合手段１２１と第２直列整合手段１３１は、特性インピーダンスがＺ_０の伝送線路や少なくともｂ_１において上記伝送線路に等価な回路による遅延回路により構成される。少なくともｂ_１において上記伝送線路に等価な回路による遅延回路の構成例を、図１８Ａ、図１９Ａに示す。ここで、Ｚ_１、Ｚ_２は純虚数とする。Ｚ_１、Ｚ_２がｂ_１において図１８Ａでは、

の関係を、図１９Ａでは、

の関係をもつ場合、それぞれｂ_１での整合には影響を与えない。図１８Ａ、図１９Ａに示す構成を用いることで、第１整合部１１０で変換されたｂ_１における整合状態は上記の遅延回路の遅延量にかかわらず維持される。ここで、Ｚ_１、Ｚ_２はこれらの関係が規定されているだけであり、インダクタやキャパシタ、またはそれと同様な特性を有する分布定数回路または回路素子群等、具体的な構成は適宜選択できる。従って、各素子値をｂ_２におけるインピーダンスの整合をとるために適宜設定することも可能となる。一方、第１直列整合手段１２１と第２直列整合手段１３１を伝送線路等の遅延回路で構成した場合には、遅延量に関わらずｂ_１での整合は維持される。そのため、伝送線路による遅延量は任意に設定でき、その遅延量はｂ_２におけるインピーダンスの整合をとるために適宜設定することが可能となる。そのため、ｂ_２における整合に本来必要であった遅延量の一部を、第１直列整合手段１２１の遅延量で賄うことができる。そしてその結果、第２直列整合手段１３１の遅延量を低減でき、第２直列整合手段１３１を小型に構成できるという効果を得ることができる。図１８Ａの具体例として、図１８Ｂと図１８Ｃを示す。また、図１９Ａの具体例として、図１９Ｂと図１９Ｃを示す。また、これらの直列接続またはそれに相当する回路により同様な効果が得られる。

第１整合部１１０と第１直列整合手段１２１と第２直列整合手段１３１は、系の回路１０と回路素子２０とを結ぶ信号経路上に直列に設けられる。一方、第１並列整合手段１２２と第２並列整合手段１３３はその信号経路から枝分かれする形で、系の回路１０や回路素子２０と並列に設けられる。

第１並列整合手段１２２は、一端が第１直列整合手段１２１の他端で信号経路に接続され、他端は接地される。第１並列整合手段１２２はｂ_２のインピーダンス整合を行うため、適宜リアクタンス値を設定し、インピーダンスを調整する機能を担う。しかし、第１並列整合手段１２２は、第１整合部１１０でＺ_Ｉ(ｆ_１)からＺ_０に変換されたｂ_１におけるインピーダンスに影響を与えるものであってはならない。このような機能、要件を満たすべく、第１並列整合手段１２２は２つのブロックの直列接続により構成する。第１並列ブロック１２２ａは、ｂ_１に対し、第１並列整合手段１２２を信号経路から切り離すためのスイッチの役割をなすブロックである。また、第２並列ブロック１２２ｂは、ｂ_２におけるインピーダンス変換に際し、適切なリアクタンス値を設定するためのブロックである。なお、第２並列ブロック１２２ｂは、先端開放線路を用い容量性のリアクタンスブロックとして構成しても構わない。

第１並列ブロック１２２ａは、ｂ_１において信号経路との接続点がインピーダンス開放状態（＝接続点から第１並列整合手段１２２側を見たインピーダンスが無限大又はｂ_１での整合に影響を与えない程度に大）となるように設計する。その結果、ｂ_１においてあたかもオフ状態の物理スイッチが挿入されているかのように、第１並列整合手段が回路から切り離されていると考えることができる。ここで、第１並列ブロック１２２ａにスイッチのＯＮ抵抗のような抵抗成分がない場合には、そこに流れ込む電流量によって損失は生じない。ｂ_１においてインピーダンス開放状態とするには、第１並列ブロック１２２ａを容量ＣのキャパシタとインダクタンスＬのインダクタによる並列共振回路（共振周波数ｆ_１）で構成すること等が考えられる。この場合、ｂ_１において信号経路との接続点から第１並列整合手段１２２側を見たインピーダンスが無限大という条件を満たせば、任意の方法で構成して構わない。第１並列ブロック１２２ａを並列共振回路で構成し、第２並列ブロック１２２ｂを先端開放線路で構成した場合のブロック図を図２０に示す。なお、第１並列ブロック１２２ａを並列共振回路で構成する場合、ｆ_１とＣとＬとの関係は次式のようになる。

ここで、ｂ_２では第１並列整合手段１２２は特定のリアクタンスとして存在する状態となり、第１並列ブロック１２２ａと第２並列ブロック１２２ｂとが一体となり第１並列整合手段１２２を構成する。第１並列整合手段１２２は、第１直列整合手段１２１とともにｂ_２におけるインピーダンス変換のためのリアクタンス値の設定機能を担う。第１並列ブロック１２２ａを並列共振回路で構成した場合、第１並列ブロック１２２ａのｆ_２におけるリアクタンスＺ_LCは次式となる。

そのため、第１並列ブロック１２２ａを並列共振回路で構成した場合には、式(3)を満たし、かつ、式(4)のＺ_LCがｂ_２におけるインピーダンスの整合に必要なリアクタンスとなるＣとＬを設定すれば、第２並列ブロック１２２ｂは不要となり、図２１に示すように第１並列整合手段１２２を第１並列ブロック１２２ａのみで構成することができる。

また、第１並列ブロック１２２ａは、図２２に示すようにｆ_１の波長λ_１の１／４波長の長さの伝送線路１２２ａｓ１とＬ、Ｃからなる共振周波数がｆ_１である直列共振器との組み合わせにより構成することもできる。この構成ではｂ_１において、伝送線路１２２ａｓ１の直列共振器が接続された一端がインピーダンス短絡状態になるため、第２並列ブロック１２２ｂの構成に関わらず、伝送線路１２２ａｓ１の他端がインピーダンス開放状態になり、よって第１並列整合手段が回路から切り離されたと考えることができる。一方、ｂ_２において、直列共振器は特定のリアクタンスとして存在する状態となる。その結果、第１並列ブロック１２２ａと第２並列ブロック１２２ｂとが一体として第１並列整合手段１２２を構成し、特定のリアクタンスとして存在する状態となる。そして、第１並列整合手段１２２は第１直列整合手段１２１とともにｂ_２におけるインピーダンス変換のためのリアクタンス値の設定機能を担う。

なお、第１並列ブロック１２２ａと第２並列ブロック１２２ｂは、図２においては第１並列ブロック１２２ａを信号経路側に、第２並列ブロック１２２ｂを接地側に配しているが、この並びは逆でも構わない。ただし、逆にする場合には、ｂ_１でのインピーダンス開放部分が両ブロックの接続点に発生するため、信号経路に接続された第２並列ブロック１２２ｂがｂ_１におけるインピーダンスの整合状態に影響を与えてしまう。このような場合には第２並列ブロック１２２ｂを集中定数素子により構成することで影響を低減できる。これにより、信号経路との接続点をｂ_１でのインピーダンス開放状態とみなすことができ、第１並列整合手段１２２が信号経路から切り離されていると考えることができる。また、このように第１並列ブロック１２２ａが接地側にある場合はインピーダンス開放状態を例えば、第１並列ブロック１２２ａをｆ_１における波長の４分の１の長さの伝送線路で構成してもよい。この場合、伝送線路のインピーダンスは任意であり、このインピーダンスをｂ_２におけるインピーダンス変換のための設計パラメータとして用いてもよい。

第２並列整合手段１３３は、第２直列整合手段１３１の他端でスイッチ１３２を介して信号経路に接続され、第１並列整合手段１２２と同様、ｂ_２の整合のために適宜リアクタンスを設定し、インピーダンスを調整する機能を担う。

このような構成の下、Ａ点でのｂ_２におけるインピーダンスＺ(ｆ_２)は、第２整合部１２０と第３整合部１３０とにより、ｂ_１での整合に影響を与えることなくＺ_０へ段階的に変換される。具体的には、ｂ_２における｜Γ´｜が、｜Γ｜より小さくなるように、スイッチなどの寄生抵抗分を有する素子を含まない、第１直列整合手段１２１及び第１並列整合手段１２２を設計する。そして、スイッチ１３２がＯＮ状態であるとし、Ｚ´(ｆ_２)について、第３整合部１３０の直列整合手段１３１及び第２並列整合手段１３３を適宜設定することにより、任意のＺ´(ｆ_２)に対してＰ１におけるインピーダンスをＺ_０に整合させることができる。

以上のように各整合部を構成することで、スイッチ１３２がＯＦＦ状態では、ｂ_１において回路素子２０のインピーダンスＺ_Ｉ(ｆ_１)を系の回路１０のインピーダンスＺ_０に整合させることができる。一方、スイッチ１３２がＯＮ状態では、ｂ_２において回路素子２０のインピーダンスＺ_Ｉ(ｆ_２)を系の回路１０のインピーダンスＺ_０に整合させることができ、なおかつ、第２整合部１２０が無い場合と比較して、スイッチ１３２に流れる高周波電流を低減して、ＯＮ抵抗による損失が低減された低損失のマルチバンド整合回路を実現することができる。

なお、整合回路１００を構成する各部、各手段、及び各ブロックは、それぞれが担う機能を実現可能な限り、分布定数線路、素子、若しくはこれらの組み合わせ、又は、複数の分布定数線路、複数の素子、若しくはこれらの組み合わせにより構成して構わない。素子は、抵抗（可変抵抗を含む）、キャパシタ（可変キャパシタを含む）、インダクタ（可変インダクタを含む）のような線形素子やダイオードなどの非線形二端子素子など、格別の限定は無い。

また、ｂ_１とｂ_２との大小関係は問わないが、ｆ_１＞ｆ_２とするのが望ましい。これは、このように構成した方が帯域幅を十分確保しやすいこと、スイッチの損失（等価抵抗）が一般に周波数が高いほど増加するためＯＮ状態で整合する方(ｆ_２)を低周波側にしたほうが損失を抑えられること、また第２並列ブロック１２２ｂを４分の１波長線路で構成する場合には、高い方の周波数をｆ_１とした方が線路長を短くできること等の理由からである。

なお、以上の説明では、Ｚ_Ｉ(ｆ_１)からＺ_０へのインピーダンス変換を第１整合部１１０が単独で行う（つまりＡ点においてＰ２側を見たインピーダンスがＺ_０となる）ものとして説明をしてきたが、ｂ_１におけるＺ_０へのインピーダンス変換は、第１整合部１１０と第２整合部１２０（この場合、第２整合部１２０はいかなる構成であっても構わない）とで行っても（つまりＢ点においてＰ２側を見たインピーダンスがＺ_０となる）、ｂ_２においてΓ＞Γ´を満たしていれば本発明の目的は達成される。以下の実施例でも同様なことが言えるが、説明の便宜上、以下においても第１整合部１１０が単独でＺ_Ｉ(ｆ_１)をＺ_０に変換するものとして説明する。

実施例２の整合回路２００を図３に示す。整合回路２００は、図２に示す実施例１の整合回路１００の第１整合部１１０に、背景技術として説明した整合回路３００を適用した構成である。第１整合部１１０は、回路素子２０のｂ_１におけるインピーダンスＺ_I(ｆ_１)とｂ_２におけるインピーダンスＺ_I(ｆ_２)を、スイッチ３２２の切り替えにより選択的にＺ_０に変換する。すなわち、図３のＡ点からＰ２側を見たｂ_１におけるインピーダンスは、スイッチ３２２のＯＦＦ状態時にＺ_０となり、ｂ_２におけるインピーダンスはスイッチ３２２のＯＮ状態時にＺ_０となる。そして、スイッチ１３２がＯＦＦ状態において、第１整合部１１０でスイッチ３２２の状態に応じてｂ_１又はｂ_２のいずれかについてとられた整合状態（インピーダンスＺ_０）は、第２、３整合部を経てもそのまま維持され、整合回路全体としてｂ_１又はｂ_２のいずれかについて整合がとれることになる。

一方、図４に示すような第３の周波数帯域ｂ_３（中心周波数ｆ_３）における、回路素子２０のインピーダンスＺ_I(ｆ_３)は第１整合部１１０により変換され、Ａ点からＰ２側を見たインピーダンスはＺ(ｆ_３)となる（なおこのとき、第１整合部１１０のスイッチ３２２はＯＮかＯＦＦかいずれかに決めておく）。そしてこのｂ_３におけるインピーダンスＺ(ｆ_３)は実施例１と同様に、第２整合部１２０と第３整合部１３０とにより、ｂ_１およびｂ_２での整合に影響を与えることなくＺ_０へ段階的に変換される。具体的には、ｂ_３におけるＡ点からＰ２側を見たインピーダンスＺ(ｆ_３)からＺ_０への変換比｜Γ｜よりも、Ｂ点からＰ２側を見たインピーダンスＺ´(ｆ_３)からＺ_０への変換比｜Γ´｜が小さくなるように、スイッチなどの寄生抵抗分を有する素子を含まない、第１直列整合手段１２１と第１並列整合手段１２２を設計する。そして、スイッチ１３２がＯＮ状態であるとし、Ｚ´(ｆ_３)について、第３整合部１３０の直列整合手段１３１と第２並列整合手段１３３を設計することにより、Ｐ１におけるインピーダンスをＺ_０に整合させることができる。

なお、整合回路２００においては、第１直列整合手段１２１と第２直列整合手段１３１は、特性インピーダンスがＺ_０の伝送線路や少なくともｂ_１及びｂ_２において上記伝送線路と等価な回路による遅延回路により構成される。このように構成することで、第１整合部１１０で変換されたｂ_１及びｂ_２における整合状態は上記の遅延回路の回路構成にかかわらず維持される。従って、これらの回路の特性は、ｂ_３における整合をとるために、適宜設定することが可能である。少なくともｂ_１及びｂ_２において上記伝送線路と等価な回路による遅延回路の構成例を図２３Ａ、図２４Ａに示す。ここで、Ｚ_１、Ｚ_２が少なくともｂ_１及びｂ_２のそれぞれにおいて、図２３Ａでは式(1)を図２４Ａでは式(2)を満たすように可変素子を調整する。図２３Ａの具体例として、図２３Ｂと図２３Ｃを示す。また、図２４Ａの具体例として、図２４Ｂと図２４Ｃを示す。また、これらの直列接続またはそれに相当する回路によっても同様な効果が得られる。ここで、可変インダクタは製造上困難を伴うことが多い。しかし、シャントインダクタであれば可変キャパシタを用いて可変インダクタを構成できる。図２５Ａ及び図２５Ｂに、図２３Ｃ及び図２４Ｂの可変インダクタをそれぞれ可変キャパシタを用いて構成した例を示す。図２５Ａでは、一端が接地されたインダクタンスＬのインダクタと容量Ｃのキャパシタとの直列接続は直列共振器を構成し、その共振周波数は第ｎの周波数帯域ｂ_ｎの中心周波数ｆ_ｎとなるように設計する。このとき、直列共振器の他端はｆ_ｎでインピーダンス短絡状態となり、シャントインダクタのインダクタンスはＬ_１となる。一方、その他の周波数では、直列共振器の他端はインピーダンス短絡状態とならず、シャントインダクタのインダクタンスをＬ_１＋Ｌ_２とすることができる。また、直列共振器を構成するキャパシタを可変キャパシタとすることで、ｆ_ｎを可変とすることができる。さらに多くの直列共振器を用いることで、より多くのインダクタンスに対応できる。加えて、インダクタンスＬのインダクタと可変キャパシタとの直列接続を無限大でないリアクタンス素子とし、シャントインダクタと一体としてＺ_１を構成することもできる。図２５Ｂでは、シャントインダクタに一端が接地された容量Ｃのキャパシタが接続されている。シャントインダクタの一部であるインダクタンスＬのインダクタと容量Ｃのキャパシタとの直列接続は直列共振器を構成し、その共振周波数はｆ_ｎとなるように設計する。このとき、シャントインダクタと直列共振器の接続部はｆ_ｎでインピーダンス短絡状態となり、シャントインダクタのインダクタンスはＬ_１となる。一方、その他の周波数では、インピーダンス短絡状態となる位置は異なるため、周波数ごとにシャントインダクタのインダクタンスを変更することができる。また、キャパシタを可変キャパシタとすることでより多くのインダクタンスに対応できる。加えて、インダクタンスＬのインダクタと可変キャパシタとの直列接続を無限大でないリアクタンス素子とし、シャントインダクタと一体としてＺ_１を構成することもできる。シャントインダクタの可変化については、同様なシャントリアクタンスを用いる他の実施例においても適用できる。よって、上記の実施例について、シャント可変インダクタを用いることなく、可変キャパシタのみを用いた構成が可能となる。

また、第１並列ブロック１２２ａは、ｂ_１及びｂ_２において共に信号経路との接続点をインピーダンス開放状態（＝接続点から第１並列整合部１２２側を見たインピーダンスが無限大又はｂ_１及びｂ_２での整合に影響を与えない程度に大）となるように設計する。このようにインピーダンス開放状態を作ることにより、あたかもオフ状態の物理スイッチが挿入されているかのように、第１並列整合手段を回路から切り離されていると考えることができる。ここで、第１並列ブロック１２２ａにスイッチのＯＮ抵抗のような抵抗成分がない場合には、そこに流れ込む電流量によって損失は生じない。ｂ_１及びｂ_２において共にインピーダンス開放状態とするためには、例えば、第１並列ブロック１２２ａをキャパシタとインダクタの並列共振回路として構成し、共振周波数がｆ_２以上でｆ_１以下になるように設計すること等が考えられる。特に、両周波数が離れている場合には各中心周波数を平均した周波数を共振周波数とするキャパシタとインダクタの並列共振回路として構成することが考えられる。低損失な可変素子があれば、それを用いて共振周波数を設定してもよい。

更に、図５で示すような各周波数帯域に対応するキャパシタとインダクタの並列共振回路１２２ａ１、１２２ａ２を直列接続する構成や図２６、２７に示すようなｂ_１についての並列共振回路１２２ａ１とそれにインダクタ又はキャパシタを付加したｂ_２についての共振回路１２２ａ２とからなる構成によっても、各周波数帯域においてインピーダンス開放状態を実現することができる。また、図５の構成において、並列共振回路１２２ａ１の信号経路側や並列共振回路１２２ａ１と並列共振回路１２２ａ２との間に伝送線路を挿入すれば、その長さを適宜設定することで、その伝送線路をｂ_１、ｂ_２での整合に用いることができる。図６は、図５の構成において１２２ａ１が２．６ＧＨｚで共振する並列共振回路であり、１２２ａ２が１．５ＧＨｚで共振する並列共振回路である場合の周波数−インピーダンス特性を示す図である。実線は並列共振回路１２２ａ１の特性であり、点線は並列共振回路１２２ａ１と並列共振回路１２２ａ２とを直列に接続したときの特性である。図６の点線から、これら２つの周波数帯域においてインピーダンス開放状態を実現できることがわかる。なお、図５ではキャパシタとインダクタの並列共振回路を２段構成にしているが、キャパシタかインダクタのいずれか一方又は双方に可変のものを用いることで、１段で構成することも可能である。

更に、第１並列ブロック１２２ａは、図２８に示すようにｆ_１の波長λ_１の１／４波長の長さの伝送線路１２２ａｓ１とＬ_１、Ｃ_１からなる直列共振器（共振周波数ｆ_１）との組み合わせと、ｆ_２において伝送線路１２２ａｓ１とのセットでｆ_２の波長λ_２の１／４波長となる長さの伝送線路１２２ａｓ２とＬ_２、Ｃ_２からなる直列共振器（共振周波数ｆ_２）との組み合わせとにより構成することもできる。この構成ではｂ_１において、伝送線路１２２ａｓ１のＬ_１、Ｃ_１からなる直列共振器が接続された一端がインピーダンス短絡状態となるため、伝送線路１２２ａｓ１の他端がインピーダンス開放状態になり、よって第１並列整合手段が回路から切り離されたと考えることができる。ｂ_２においては、伝送線路１２２ａｓ２のＬ_２、Ｃ_２からなる直列共振器が接続された一端がインピーダンス短絡状態となるため、伝送線路１２２ａｓ２と一体的に波長λ_２の１／４波長線路を構成する伝送線路１２２ａｓ１の信号経路側端がオープンになり、よって第１並列整合手段が回路から切り離されたと考えることができる。一方、ｂ_３においては第１並列整合手段１２２は特定のリアクタンスとして存在する状態となり、第１並列ブロック１２２ａと第２並列ブロック１２２ｂとが一体として第１並列整合手段１２２を構成し、ｂ_３におけるインピーダンス変換のためのリアクタンス値の設定機能を担う。図２８に示す構成は、整合バンド数を増加させる場合にも同様に適用することができる。また、伝送線路１２２ａｓ１、１２２ａｓ２は、長さを調整することによりｂ_１、ｂ_２の整合に用いることもできる。

なお、第１並列ブロック１２２ａと第２並列ブロック１２２ｂは、図３においては第１並列ブロック１２２ａを信号経路側に、第２並列ブロック１２２ｂを接地側に配しているが、実施例１と同様にこの並びは逆でも構わない。ただし、逆にする場合には、インピーダンス開放部分が両ブロックの接続点に発生するため、信号経路に接続された第２並列ブロック１２２ｂがｂ_１におけるインピーダンスの整合状態に影響を与えてしまう。このような場合には第２並列ブロック１２２ｂを集中定数素子により構成することで影響を低減できる。これにより、信号経路との接続点をインピーダンス開放状態とし第１並列整合手段１２２が信号経路から切り離されていると考えることができる。また、このように第１並列ブロック１２２ａが接地側にある場合はインピーダンス開放状態を例えば、第１並列ブロック１２２ａをｆ_１における波長の４分の１以上で、ｆ_２における波長の４分の１以下の長さの伝送線路で構成することによっても作ることができる。特に、両周波数が離れている場合には、各中心周波数を平均した周波数における波長の４分の１の長さとすることが考えられる。

なお、整合回路２００の構成や整合の原理に係るその他の事項は整合回路１００と同様であるため、ここでの説明は省略する。

以上のように、本発明により３つの周波数帯でのインピーダンス整合を行いつつ、スイッチに流れる電流量を低減し、低損失の整合回路を実現することができる。

図２に示す実施例１の整合回路１００の第１整合部１１０には、実施例２で挙げた構成のほか、更にそこに整合回路１００を適用したり、３つ以上の周波数帯域の信号を整合する任意の整合回路を適用したりすることもできる。

第１整合部１１０に、３個以上である（ｍ−１）個の周波数帯域のうち複数又は１つを整合可能な整合回路を適用すると、スイッチ１３２の開閉により第１から第ｍ−１の周波数帯域の複数又は１つと、第ｍの周波数帯域ｂ_ｍ（中心周波数ｆ_ｍ）とで選択的にインピーダンス整合可能な整合回路３００（図２参照）を構成することができる。この場合、第１整合部１１０は、回路素子２０のｂ_１からｂ_m-1でのインピーダンスＺ_I(ｆ_１)、Ｚ_I(ｆ_２)、・・・、Ｚ_I(ｆ_ｍ−１)をそれぞれＺ_０に変換する。そして、スイッチ１３２がＯＦＦ状態において、第１整合部１１０でｂ_１からｂ_m-1のそれぞれについてとられた整合状態（インピーダンスＺ_０）は、第２、３整合部を経てもそのまま維持され、整合回路全体としてｂ_１からｂ_m-1のそれぞれについて整合がとれることになる。

一方、ｂ_ｍにおける回路素子２０のインピーダンスＺ_I(ｆ_ｍ)は第１整合部１１０により変換され、Ａ点からＰ２側を見たインピーダンスはＺ(ｆ_ｍ)となる。そしてこのｂ_ｍにおけるインピーダンスＺ(ｆ_ｍ)は実施例１と同様に、第２整合部１２０と第３整合部１３０とにより、ｂ_１からｂ_m-1の周波数帯域での整合に影響を与えることなく、かつ、スイッチなどの寄生抵抗分を有する素子を含まずに、Ｚ_０へ段階的に変換される。具体的には、ｂ_ｍにおけるＡ点からＰ２側を見たインピーダンスＺ(ｆ_ｍ)からＺ_０への変換比｜Γ｜よりも、Ｂ点からＰ２側を見たインピーダンスＺ´(ｆ_ｍ)からＺ_０への変換比｜Γ´｜が小さくなるように、第１直列整合手段１２１と第１並列整合手段１２２を設計する。そして、スイッチ１３２がＯＮ状態であるとし、Ｚ´(ｆ_ｍ)について、第３整合部１３０の直列整合手段１３１と第２並列整合手段１３３を適宜設計することにより、Ｐ１におけるインピーダンスをＺ_０に整合させることができる。

なお、この場合、第１直列整合手段１２１と第２直列整合手段１３１は、特性インピーダンスがＺ_０の伝送線路や少なくともｂ_１からｂ_m-1のすべての周波数帯域において上記伝送線路と等価な回路による遅延回路により構成される。このように構成することで、第１整合部１１０で変換されたｂ_１からｂ_m-1のすべての周波数帯域における整合状態は上記の遅延回路の構成にかかわらず維持される。また、これらの回路は、ｂ_ｍにおける整合をとるために、適宜設計することが可能となる。少なくともｂ_１からｂ_m-1のすべての周波数帯域において上記伝送線路に等価な回路は図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ、図２４Ｃ、図２５Ａ、図２５Ｂなどを用いることで達成できる。

また、第１並列ブロック１２２ａは、ｂ_１からｂ_m-1のすべてについて信号経路との接続点をインピーダンス開放状態（＝接続点から第１並列整合部１２２側を見たインピーダンスが無限大又はｂ_１からｂ_ｍー１のすべての整合に影響を与えない程度に大）となるように設計する。このようにインピーダンス開放状態を作ることにより、あたかもオフ状態の物理スイッチが挿入されているかのように、第１並列整合手段を回路から切り離されていると考えることができる。ここで、第１並列ブロック１２２ａにスイッチのＯＮ抵抗のような抵抗成分がない場合には、そこに流れ込む電流量によって損失は生じない。ｂ_１からｂ_m-1のすべてについてインピーダンス開放状態とするためには、例えば、第１並列ブロック１２２ａをキャパシタとインダクタの並列共振回路として構成し、共振周波数がｆ_ｍ−１以上でｆ_１以下になるように構成することが考えられる。特に、両周波数が離れている場合には各中心周波数を平均した周波数を共振周波数とするキャパシタとインダクタの並列共振回路として構成することが考えられる。更に、図７で示すような各周波数帯域に対応するキャパシタとインダクタの並列共振回路１２２ａ１、１２２ａ２、・・・、１２２ａ（ｍ−１）を直列接続する構成によっても、各周波数帯域においてインピーダンス開放状態を実現することができる。また、並列共振回路を構成するインダクタやキャパシタを可変デバイスとすれば、１２２ａ１のみでも実現できる。

第１並列ブロック１２２ａと第２並列ブロック１２２ｂは、図３においては第１並列ブロック１２２ａを信号経路側に、第２並列ブロック１２２ｂを接地側に配しているが、実施例１と同様にこの並びは逆でも構わない。ただし、逆にする場合には、インピーダンス開放部分が両ブロックの接続点に発生するため、信号経路に接続された第２並列ブロック１２２ｂがｂ_１からｂ_m-1におけるインピーダンスの整合状態に影響を与えてしまう。このような場合には第２並列ブロック１２２ｂを集中定数素子により構成することで影響を低減できる。これにより、信号経路との接続点をインピーダンス開放状態とし第１並列整合手段１２２が信号経路から切り離されていると考えることができる。また、このように第１並列ブロック１２２ａが接地側にある場合はインピーダンス開放状態を例えば、第１並列ブロック１２２ａをｆ_１における波長の４分の１以上で、ｆ_ｍ−１における波長の４分の１以下の長さの伝送線路で構成することによっても作ることができる。特に、両周波数が離れている場合には、各中心周波数を平均した周波数における波長の４分の１の長さとすることが考えられる。

第３整合部１３０の第２直列整合手段１３１はｂ_ｍにおける整合回路の一部であり、スイッチ１３２がオンのとき、第２並列整合手段１３３とともにＺ´(ｆ_ｍ)をＺ_０に変換する。ここで、第２直列整合手段１３１は上記のとおり、ｂ_１からｂ_m-1のすべての周波数帯域における整合状態を維持し、ｂ_ｍでは整合に必要な遅延量を提供できなければならない。しかし、図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ、図２４Ｃ、図２５Ａ、図２５Ｂのような可変回路を用いれば、各周波数帯域で独立にリアクタンス値を設定できるため、第２直列整合手段１３１に対するｂ_１からｂ_ｍにおける上記の条件は満足できる。さらに、第３整合部１３０で整合する周波数を増加させるには、第３整合部１３０に整合回路１００など、３つ以上の周波数帯域の信号を整合する任意の整合回路を適用すればよい。また、第３整合部１３０に図２９に示す回路を適用してもよい。図２９に示す回路は、第２直列整合手段１３１を図２３Ａの可変回路を用いて構成し、スイッチ１３２と第２並列整合手段１３３との直列接続の代わりに、リアクタンスが可変な素子又は回路である第３並列整合手段２３３により構成したものである。第３並列整合手段２３３のリアクタンス値を適宜設定することで、一方の周波数帯域（ｂ_１〜ｂ_m-1のいずれか）ではリアクタンスが装荷されず、他方の周波数帯域（ｂ_ｍ）ではリアクタンスが装荷されるという、スイッチと副整合ブロックとの直列接続を採用した場合と同様な作用効果を得ることができる。第２直列整合手段１３１には図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ、図２４Ｃ、図２５Ａ、図２５Ｂなどの可変回路を適用できる。また、第３並列整合手段２３３は例えば、可変インダクタ、可変キャパシタ、並びに図２５Ａや図２５Ｂなどの回路及びそれらと等価な回路によって構成できる。ここで、図２３Ａ、図２３Ｂ、図２３Ｃ、図２４Ａ、図２４Ｂ、図２４Ｃ、図２５Ａ、図２５Ｂにおけるシリーズ素子、シャント素子は複数の素子の並列接続、直列接続によって置き換えてもよい。

なお、整合回路３００の構成や整合の原理に係るその他の事項は整合回路１００と同様であるため、ここでの説明は省略する。

以上のように、本発明によりスイッチの開閉によりｂ_１からｂ_m-1の周波数帯域のうち複数又は１つと、ｂ_ｍとで選択的にインピーダンスを整合可能としつつ、スイッチに流れる電流量を低減し、低損失の整合回路を実現することができる。

実施例１〜３で説明した各整合回路を用いることで、マルチバンド電力増幅器５００を構成することができる。具体的には、例えば図３０に示すように、増幅素子２１と、その入力側及び出力側に各整合回路１００（又は２００、３００）を配することにより構成することができる。なお、増幅素子の種類については特に限定は無く、例えばＦＥＴ(Field Effect Transistor)、ＨＢＴ(Heterojunction Bipolar Transistor)等が挙げられる。

〔効果の確認〕
１．従来構成の場合
図８〜１０に、図１６に示す従来技術によるデュアルバンド整合回路３００（ｆ_１：２．６ＧＨｚ、ｆ_２：０．９ＧＨｚ）におけるＰ１からＰ２への通過損失の周波数特性のシミュレーション結果を示す。

この回路においては、回路素子２０のインピーダンスＺ_Ｉ(f)は計算の簡略化のため周波数によらず５Ωとし、これを系の回路１０のインピーダンス５０Ωに整合する。主整合ブロック３１０は分布定数線路により構成され、ｆ_１で回路素子２０のインピーダンスＺ_Ｉ(ｆ_１)をインピーダンスＺ_０に整合する。また、ｆ_１での整合に影響しないよう、遅延回路３２１としてｆ_１において整合インピーダンスと同じ５０Ωとなる分布定数線路を用い、これとキャパシタで構成した副整合ブロック３２３とで、主整合ブロック３１０の他端のインピーダンスＺ(ｆ₂)をｆ_２でインピーダンスＺ_０に整合した。なお、スイッチ３２２には等価回路として抵抗を用い、ＯＮ状態を５Ω、ＯＦＦ状態を無限大とした。

図８は、スイッチ３２２をＯＦＦ状態とし（抵抗値無限大）、２．６ＧＨｚにおいて整合させた場合、図９は、スイッチ３２２をＯＮ状態とし（抵抗値５Ω）、０．９ＧＨｚにおいて整合させた場合、図１０は、０．９ＧＨｚにおける整合時にスイッチ３２２として抵抗値０Ωの理想スイッチを用いた場合の通過損失特性である。２．６ＧＨｚの整合時、０．９ＧＨｚの整合時それぞれにおいて、スイッチのＯＮ抵抗の影響が無い図８と図１０は損失が小さい（２．６ＧＨｚ：０．６ｄＢ、０．９ＧＨｚ：０．０６ｄＢ）。一方、図９はスイッチのＯＮ抵抗の影響により２．５ｄＢ近い損失となっている。また、図１１はこのシミュレーションの構成におけるＺ(ｆ₂)とＺ_０とのインピーダンス変換比を示すポーラーチャートである。図１１より、０．９ＧＨｚでのインピーダンス変換比はおよそ０．８であることがわかる。更に、図１２はインピーダンス変換比からスイッチに流れる電流量を計算し、抵抗（５Ω）で消費される電力に基づき求めたインピーダンス変換比−通過損失特性である。この図において、インピーダンス変換比が０．７２の場合に損失が２．５ｄＢとなり、図９、図１１で得られた結果にほぼ一致する。

２．本発明の構成の場合
図１３、１４に、図２に示す本発明のデュアルバンド整合回路１００（ｆ_１：２．６ＧＨｚ、ｆ_２：０．９ＧＨｚ）におけるＰ１からＰ２への通過損失の周波数特性のシミュレーション結果を示す。

この回路においても、回路素子２０のインピーダンスＺ_Ｉ(f)は計算の簡略化のため周波数によらず５Ωとし、これを系の回路１０のインピーダンス５０Ωに整合する。主整合ブロック１１０は分布定数線路により構成され、ｆ_１で回路素子２０のインピーダンスＺ_Ｉ(ｆ_１)をインピーダンスＺ_０に整合する。また、ｆ_１での整合に影響しないよう、第１直列整合手段１２１及び第２直列整合手段１３１として、ｆ_１において系の回路１０と同じ５０Ωとなる分布定数線路を用いた。第１並列ブロックにはキャパシタを用い、第２並列ブロックには共振周波数がｆ_１である２．６ＧＨｚになるよう、１ｎＨのインダクタと３．８ｐＦのキャパシタとによる並列共振回路として構成した。また、第２直列整合手段１３１とキャパシタで構成した第２並列整合手段１３３とで、第２整合ブロック１２０の他端のインピーダンスＺ´(ｆ₂)をｆ_２でＺ_０に整合した。なお、スイッチ１３２には等価回路として抵抗を用い、ＯＮ状態を５Ω、ＯＦＦ状態を無限大とした。

図１３は、スイッチ１３２をＯＦＦ状態とし（抵抗値無限大）、２．６ＧＨｚにおいて整合させた場合、図１４は、スイッチ１３２をＯＮ状態とし（抵抗値５Ω）、０．９ＧＨｚにおいて整合させた場合の通過損失特性である（２．６ＧＨｚ：０．６ｄＢ、０．９ＧＨｚ：０．９ｄＢ）。図９、図１４の比較からわかるように、０．９ＧＨｚの整合時において従来技術の構成と比べおよそ１．５ｄＢ改善している。また、図１５はこのシミュレーションの構成におけるＺ(ｆ₂)とＺ_０とのインピーダンス変換比を示すポーラーチャートであり、０．９ＧＨｚでのインピーダンス変換比がおよそ０．６と、図１１より０．３小さくなっていることがわかる。なお、図１２に示すインピーダンス変換比−通過損失特性において、インピーダンス変換比が０．６の場合の損失が０．９ｄＢであり、ほぼ図１３で得られた結果に一致する。

以上のことから、第２整合部１２０を挿入しインピーダンス変換比を小さくすることで、スイッチに流れる電流量を低減し、スイッチの損失を低減できることが確認できた。

なお、これまでの説明では第２整合部１２０は抵抗成分を含まない素子で構成するという前提で説明してきた。しかし、たとえ抵抗成分を含んでいたとしても、整合回路全体としては低損失化できることを以下に示す。ここで、説明を簡単にするために、第２整合部１２０がない場合に第３整合部のスイッチに流れる電流を１（Ａ）とする。この場合、スイッチの抵抗を１オームとすると、スイッチでの損失は１（Ｗ）となる。第２整合部の第１並列整合手段が１オームの抵抗成分を含んでいると仮定し、そこに流れる電流量が０．５（Ａ）であるとき、第３整合部に流れる電流を低減させた場合の整合回路全体の損失の計算結果を図３１に示す。図３１から、第１並列整合手段が抵抗成分を含んでいたとしても、第３整合部のスイッチに流れる電流量を低減することで、整合回路全体を低損失化することができることがわかる。つまり、第２整合部に低損失なものであればスイッチを導入することができるため、第２整合部の設計の自由度を増すことができる。

１０ 系の回路
２０ 回路素子
２１ 増幅素子
１００、２００、３００ 整合回路
１１０ 第１整合部
１２０ 第２整合部 １２１ 第１直列整合手段 １２２ 第１並列整合手段
１２２ａ 第１並列ブロック １２２ｂ 第２並列ブロック
１３０ 第３整合部 １３１ 第２直列整合手段 １３２ スイッチ
１３３ 第２並列整合手段 ２３３ 第３並列整合手段
３１０ 主整合ブロック ３２１ 遅延回路 ３２２ スイッチ
３２３ 副整合ブロック
５００ マルチバンド電力増幅器

Claims (13)

1. 周波数特性のあるインピーダンスＺ_I(ｆ)を有する回路素子と、予め定められたインピーダンスＺ₀を有する回路（以下、「系の回路」という。）との間の信号経路に挿入され、２つの周波数帯域において回路素子のインピーダンスＺ_I(ｆ)を系の回路のインピーダンスＺ₀に整合するマルチバンド整合回路であって、
   一端が上記回路素子に接続され、第１の周波数帯域における上記回路素子のインピーダンスをＺ_０に変換する第１整合部と、
   一端が上記第１整合部の他端に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも上記第１の周波数帯域で上記伝送線路に等価な回路である第１直列整合手段と、一端が上記第１直列整合手段の他端で上記信号経路に接続され、他端が接地される第１並列整合手段と、からなる第２整合部と、
   一端が上記第１直列整合手段の他端に接続され、他端が上記系の回路に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも第１の周波数帯域で上記伝送線路に等価な回路である第２直列整合手段と、一端が上記第２直列整合手段の他端で上記信号経路に接続されるスイッチと、一端が上記スイッチの他端に接続される第２並列整合手段と、からなる第３整合部と、
   を備え、
   上記第１並列整合手段は、上記第１の周波数帯域において、上記信号経路との接続点がインピーダンス開放状態となるように構成され、
   上記スイッチがＯＮ状態において、第２の周波数帯域における上記第２整合部と上記第３整合部との接続点から上記回路素子側を見たインピーダンスＺ´(ｆ_２)と系の回路のインピーダンスＺ_０とのインピーダンス変換比が、上記第１整合部と上記第２整合部との接続点から上記回路素子側を見たインピーダンスＺ(ｆ_２)と系の回路のインピーダンスＺ_０とのインピーダンス変換比より小さくなるように第１直列整合手段及び第１並列整合手段を設計し、更に上記インピーダンスＺ´(ｆ_２)がＺ_０に変換されるように第２直列整合手段及び第２並列整合手段を設計し、
   上記スイッチの開閉により上記第１の周波数帯域と上記第２の周波数帯域とで選択的に上記回路素子のインピーダンスをＺ_０に整合するマルチバンド整合回路。
2. 請求項１に記載のマルチバンド整合回路において、
   上記第１並列整合手段は、一端が上記信号経路に接続される第１並列ブロックと、一端が当該第１並列ブロックの他端と接続され、他端が接地される第２並列ブロックとからなり、
   上記第１並列ブロックは、上記第１の周波数帯域において、上記信号経路との接続点がインピーダンス開放状態となるように構成される
   マルチバンド整合回路。
3. 請求項１に記載のマルチバンド整合回路において、
   上記第１並列整合手段は、一端が上記信号経路に接続される第２並列ブロックと、一端が当該第２並列ブロックの他端と接続され、他端が接地される第１並列ブロックとからなり、
   上記第２並列ブロックは、集中定数素子により構成され、
   上記第１並列ブロックは、上記第１の周波数帯域において、上記第２並列ブロックとの接続点がインピーダンス開放状態となるように構成される
   マルチバンド整合回路。
4. 請求項２又は３のいずれかに記載のマルチバンド整合回路において、
   上記第１並列ブロックは、共振周波数が上記第１の周波数帯域の中心周波数ｆ_１に等しい、キャパシタとインダクタの並列共振回路であるマルチバンド整合回路。
5. 請求項３に記載のマルチバンド整合回路において、
   上記第１並列ブロックは、上記第１の周波数帯域の中心周波数ｆ_１における波長の４分の１の長さの伝送線路であるマルチバンド整合回路。
6. 周波数特性のあるインピーダンスＺ_I(ｆ)を有する回路素子と、予め定められたインピーダンスＺ_０を有する回路（以下、「系の回路」という。）との間の信号経路に挿入され、第１から第ｍの周波数帯域（ｍ≧３、中心周波数ｆ_１＞ｆ_２＞・・・＞ｆ_ｍ）において回路素子のインピーダンスＺ_I(ｆ)を系の回路のインピーダンスをＺ_０に整合するマルチバンド整合回路であって、
   一端が上記回路素子に接続され、第１から第ｍ−１の各周波数帯域における上記回路素子のインピーダンスをＺ_０に変換する第１整合部と、
   一端が上記第１整合部の他端に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも第１から第ｍ−１の各周波数帯域で上記伝送線路に等価な回路である第１直列整合手段と、一端が上記第１直列整合手段の他端で上記信号経路に接続され、他端が接地される第１並列整合手段と、からなる第２整合部と、
   一端が上記第１直列整合手段の他端に接続され、他端が上記系の回路に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも第１から第ｍ−１の各周波数帯域で上記伝送線路に等価な回路である第２直列整合手段と、一端が上記第２直列整合手段の他端で上記信号経路に接続されるスイッチと、一端が上記スイッチの他端に接続される第２並列整合手段と、からなる第３整合部と、
   を備え、
   上記第１並列整合手段は、上記第１から第ｍ−１の周波数帯域において、上記信号経路との接続点がインピーダンス開放状態となるように構成され、
   上記スイッチがＯＮ状態において、上記第ｍの周波数帯域における上記第２整合部と上記第３整合部との接続点から上記回路素子側を見たインピーダンスＺ´(ｆ_ｍ)と系の回路のインピーダンスＺ_０とのインピーダンス変換比が、上記第１整合部と上記第２整合部との接続点から上記回路素子側を見たインピーダンスＺ(ｆ_ｍ)と系の回路のインピーダンスＺ_０とのインピーダンス変換比より小さくなるように第１直列整合手段及び第１並列整合手段を設計し、更に上記インピーダンスＺ´(ｆ_ｍ)がＺ_０に変換されるように第２直列整合手段及び第２並列整合手段を設計し、
   上記スイッチの開閉により上記第１から第ｍ−１の周波数帯域のうち複数又は１つと、上記第ｍの周波数帯域とで選択的に上記回路素子のインピーダンスをＺ_０に整合するマルチバンド整合回路。
7. 周波数特性のあるインピーダンスＺ_I(ｆ)を有する回路素子と、予め定められたインピーダンスＺ_０を有する回路（以下、「系の回路」という。）との間の信号経路に挿入され、第１から第ｍの周波数帯域（ｍ≧３、中心周波数ｆ_１＞ｆ_２＞・・・＞ｆ_ｍ）において回路素子のインピーダンスＺ_I(ｆ)を系の回路のインピーダンスをＺ_０に整合するマルチバンド整合回路であって、
   一端が上記回路素子に接続され、第１から第ｍ−１の各周波数帯域における上記回路素子のインピーダンスをＺ_０に変換する第１整合部と、
   一端が上記第１整合部の他端に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも第１から第ｍ−１の各周波数帯域で上記伝送線路に等価な回路である第１直列整合手段と、一端が上記第１直列整合手段の他端で上記信号経路に接続され、他端が接地される第１並列整合手段と、からなる第２整合部と、
   一端が上記第１直列整合手段の他端に接続され、他端が上記系の回路に接続され、特性インピーダンスが系の回路のインピーダンスＺ_０に等しい伝送線路や少なくとも第１から第ｍ−１の各周波数帯域で上記伝送線路に等価な回路である第２直列整合手段と、一端が上記第２直列整合手段の他端で上記信号経路に接続されるリアクタンスが可変な素子又は回路である第３並列整合手段と、からなる第３整合部と、
   を備え、
   上記第１並列整合手段は、上記第１から第ｍ−１の周波数帯域において、上記信号経路との接続点がインピーダンス開放状態となるように構成され、
   上記第３並列整合手段の周波数特性により上記第３並列整合手段が装荷された状態において、上記第ｍの周波数帯域における上記第２整合部と上記第３整合部との接続点から上記回路素子側を見たインピーダンスＺ´(ｆ_ｍ)と系の回路のインピーダンスＺ_０とのインピーダンス変換比が、上記第１整合部と上記第２整合部との接続点から上記回路素子側を見たインピーダンスＺ(ｆ_ｍ)と系の回路のインピーダンスＺ_０とのインピーダンス変換比より小さくなるように第１直列整合手段及び第１並列整合手段を設計し、更に上記インピーダンスＺ´(ｆ_ｍ)がＺ_０に変換されるように第２直列整合手段及び第３並列整合手段を設計し、
   上記第３並列整合手段の周波数特性により上記第１から第ｍ−１の周波数帯域のうち複数又は１つと、上記第ｍの周波数帯域とで選択的に上記回路素子のインピーダンスをＺ_０に整合するマルチバンド整合回路。
8. 請求項６又は７のいずれかに記載のマルチバンド整合回路において、
   上記第１並列整合手段は、一端が上記信号経路に接続される第１並列ブロックと、一端が当該第１並列ブロックの他端と接続され、他端が接地される第２並列ブロックとからなり、
   上記第１並列ブロックは、上記第１の周波数帯域において、上記信号経路との接続点がインピーダンス開放状態となるように構成される
   マルチバンド整合回路。
9. 請求項６又は７のいずれかに記載のマルチバンド整合回路において、
   上記第１並列整合手段は、一端が上記信号経路に接続される第２並列ブロックと、一端が当該第２並列ブロックの他端と接続され、他端が接地される第１並列ブロックとからなり、
   上記第２並列ブロックは、集中定数素子により構成され、
   上記第１並列ブロックは、上記第１の周波数帯域において、上記第２並列ブロックとの接続点がインピーダンス開放状態となるように構成される
   マルチバンド整合回路。
10. 請求項８又は９のいずれかに記載のマルチバンド整合回路において、
    上記第１並列ブロックは、共振周波数が上記第ｍ−１の周波数帯域の中心周波数ｆ_ｍ−１以上で、上記第１の周波数帯域の中心周波数ｆ_１以下である、キャパシタとインダクタの並列共振回路であるマルチバンド整合回路。
11. 請求項８又は９のいずれかに記載のマルチバンド整合回路において、
    上記第１並列ブロックは、共振周波数がそれぞれ第１から第ｍ−１の周波数帯域の中心周波数ｆ_１、ｆ_２、・・・、ｆ_ｍ−１である、ｍ−１段のキャパシタとインダクタの並列回路の直列接続であるマルチバンド整合回路。
12. 請求項９に記載のマルチバンド整合回路において、
    上記第１並列ブロックは伝送線路で構成され、その長さが上記第１の周波数帯域の中心周波数ｆ_１における波長の４分の１以上で、上記第ｍ−１の周波数帯域の中心周波数ｆ_ｍ−１における波長の４分の１以下であるマルチバンド整合回路。
13. 増幅素子と請求項１乃至１２のいずれかに記載のマルチバンド整合回路とを備え、複数の周波数帯域の信号を増幅可能なマルチバンド電力増幅器。

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