JP2009038500A - スイッチ回路 - Google Patents

Abstract

【課題】スイッチ回路のポート数が増加しても挿入損失を増加させず、且つ歪みによる高調波の影響を低減することのできるスイッチ回路を提供する。
【解決手段】１個の共通出力ポートと、一端が第１ノードで共通接続されたＭ（Ｍは２以上の整数）個の第１スイッチと、一端が共通出力ポートに共通接続されたＮ（Ｎ≧１の整数）個の第２スイッチと、一端が共通出力ポートに接続され、他端が第１ノードに接続された第３スイッチと、第１スイッチの他端にそれぞれ接続されたＭ個の第１入出力ポートと、第２スイッチの他端にそれぞれ接続されたＮ個の第２入出力ポートとを備え、第１入出力ポート及び第２入出力ポート中の選択されたいずれか１つのポートのみを共通出力ポートに接続させるように駆動され、第１入出力ポートのいずれかが選択された時には、第３スイッチを閉塞することを特徴とするスイッチ回路とした。
【選択図】図１

Description

本発明はスイッチ回路に係り、より詳細には準マイクロ波帯ないしマイクロ波帯で使用されるマルチバンド／マルチモード携帯端末等の無線通信機の送受信切り替えを行う際に用いられるＲＦスイッチ回路に関する。

現在、マルチバンド／マルチモード携帯端末等の製品開発や研究が盛んに行われている。特にＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）４Ｂａｎｄの携帯端末の開発が盛んであり、今後新たにＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ）モードが追加され、さらにこのＵＭＴＳがマルチバンド化されてくる。このような異なる周波数帯域の送信方式を利用できるマルチバンド化に伴い、小型で高性能な送受信切り替えのできるＳＰＭＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ／Ｍｕｌｔｉ−Ｔｈｒｏｗ）スイッチを使用したスイッチ回路が求められている。このようなＳＰＭＴスイッチ回路においては、高調波歪みの低減並びに挿入損失の低減が強く求められる。

図２は、従来のスイッチ回路の構成を示す図で、送信部の切替えのみを図示し、（Ａ）はその基本概念図、（Ｂ）はその等価回路図を示している。図２に示すスイッチ回路はＳＰ５Ｔのスイッチ回路として構成されている。通常、コモンポートにアンテナが接続され、ポート１からポート５のいずれかが選択的にコモンポートに接続されるように切り替えられる。通常、ポート１とポート２は高電力信号が供給され、ポート３からポート５には低電力信号が供給されるようになっている。各ポートには、図２（Ａ）に示すようにＩｎｐｕｔ（Ｉ）端子１から５がそれぞれパワーアンプ１から５を介して接続されている。いずれかのポートをアンテナが接続されたコモンポートに接続するためのスイッチは、ＳＷ１からＳＷ５と相補的に動作する、ＳＷ１／バー乃至ＳＷ５／バーで構成されている。
図２（Ｂ）に示した例では、高電力信号が接続されるポート１がコモンポートに接続された状態を示している。以下の説明においては、コモンポートを共通出力ポートと呼び、ポート３からポート５を第１入力ポートと呼び、ポート１とポート２とを第２入力ポートと呼ぶ。ここで、第２入力ポートの１つであるポート１が共通出力ポートと接続された状態になった時、ポート１にはＩ端子１からアンプ１を介して送信信号が入力され、その信号は、共通出力端子から出力される。この時、ＯＮ状態のスイッチＳＷ１で発生した歪みと共通出力ポートに接続されているＯＦＦ状態のスイッチＳＷ２乃至ＳＷ５で発生した歪みも併せてアンテナから出力されるため、アンテナには高調波が含まれることとなる。なお、通常ＳＷ１乃至ＳＷ５およびＳＷ１／バー乃至ＳＷ５／バーは半導体回路として構成され、電界効果トランジスタ（ＦＥＴ）が用いられる。このＦＥＴによるスイッチでは、通常スイッチのＯＮもしくはＯＦＦ時に信号の歪みが発生し、この信号歪みにより高調波が発生する。

図２に示す例では、共通出力ポートを介してアンテナに接続されているＯＦＦ状態のスイッチは４つであるが、ポート数が増えるにつれて前述した高調波歪みは増加してくる。

図３は、ＯＦＦ状態にあるブランチの数と高調波による信号の劣化特性との関係を示した図である。図から明らかなように、ＯＦＦ状態のブランチ数が増えるに従って、高調波による信号劣化が大きくなる。このようなＲＦスイッチ回路の挿入損失と高調波歪みとを改善するための従来技術として特許文献１や２に記載された発明が知られている。

特許文献１に記載されている発明は、直列共振回路とその直列共振回路につながるトランジスタとを用いて特定の周波数成分を除去することにより、そのトランジスタのオフ状態時に現れるような共振を補償するようにしたもので、高調波歪みの減少を図っている。
また、特許文献２に記載された発明は、スイッチを構成するＦＥＴのゲート−ソース間容量やゲート−ドレイン間容量にかかる電圧の位相を変化させ、それにより高調波歪み量を低減させるようにしている。

しかし、いずれの発明においても、ポート数の増加に対して高調波歪みの低減や挿入損失を減少させるという効果を十分に発揮できるものとはなっていない。
特開２００３−３１８７１７号公報 特開２００６−３０３７７５号公報

本発明は上述の点に鑑みてなされたもので、スイッチ回路のポート数が増加しても挿入損失を低減させ、且つ歪みによる高調波の影響を低減することのできるスイッチ回路を提供することを目的とする。

本発明のスイッチ回路は、１個の共通出力ポートと、一端が第１ノードで共通接続されたＭ（Ｍは２以上の整数）個の第１スイッチと、一端が前記共通出力ポートに共通接続されたＮ（Ｎ≧１の整数）個の第２スイッチと、一端が前記共通出力ポートに接続され、他端が前記第１ノードに接続された第３スイッチと、前記第１スイッチの他端にそれぞれ接続されたＭ個の第１入力ポートと、前記第２スイッチの他端にそれぞれ接続されたＮ個の第２入力ポートとを備え、前記第１入出力ポート及び前記第２入出力ポート中の選択されたいずれか１つのポートのみを前記共通出力ポートに接続させるように駆動され、前記第１入力ポートのいずれかが選択された時には、前記第３スイッチを閉塞する。

本発明のスイッチ回路において、前記第２入力ポートに入力される周波数の電力は、前記第１入力ポートに入力される周波数の電力に比して、少なくとも３ｄＢ大きいことを特徴とするスイッチ回路とした。

また、本発明のスイッチ回路は、１個の共通出力ポートと、一端が第１ノードで共通接続されたＭ（Ｍは２以上の整数）個の第１スイッチと、一端が前記共通出力ポートに共通接続されたＮ（Ｎ≧１の整数）個の第２スイッチと、一端がジャンパ線を介して前記共通出力ポート又は前記第１ノードに接続され、他端が前記第１ノード又は前記共通出力ポートに接続された第３スイッチと、前記第１スイッチの他端にそれぞれ接続されたＭ個の第１入力ポートと、前記第２スイッチの他端にそれぞれ接続されたＮ個の第２入力ポートとを備え、前記第１入出力ポート及び前記第２入出力ポート中の選択されたいずれか１つのポートのみを前記共通出力ポートに接続させるよう駆動され、前記代１入出力ポートのいずれかが選択された時には、前記第３スイッチを閉塞する。

本発明のスイッチ回路において、前記第２入力ポートのいずれかが選択された時、開成したＭ個の第１スイッチで形成される合成容量と前記ジャンパ線のインダクタンスとによる共振周波数が選択された前記第２入力ポートに印加される周波数の高調波と同じ周波数となるように前記ジャンパ線の長さを定めることを特徴とするスイッチ回路とした。

本発明のスイッチ回路において、前記第２入力ポートのいずれか１つのポートに印加される周波数は、その高調波が他のポートに印加される周波数中の最も高い周波数に対して少なくとも２．５倍離れていることを特徴とするスイッチ回路とした。

本発明のスイッチ回路は、第１乃至第３スイッチがＦＥＴにより構成されてなることを特徴とする回路スイッチとした。

本発明では、共通出力ポートに接続されているＯＦＦ状態のスイッチの個数を等価的に２つだけにしたため、ポートの数が増えても高調波の影響や挿入損失を増加させることなくスイッチ回路を構成することができる。

図１は、本発明に係るスイッチ回路の第１の実施の形態を説明する回路構成図である。図１を参照すると、本発明のスイッチ回路は１個の共通出力ポートであるコモンポート１と高電力側の入力端子に接続されるＮ（Ｎ≧１の整数）個のポート（ポート１，ポート２，・・・ポートＮ）と、低電力側の入力端子に接続されるＭ（Ｍ≧２の整数）個のポート（ポートＮ＋１，ポートＮ＋２，・・・ポートＭ＋Ｎ）とが設けられている。低電力側のポートＮ＋１，ポートＮ＋２，・・・ポートＭ＋ＮはそれぞれＳＷ（Ｎ＋１），ＳＷ（Ｎ＋２），・・・ＳＷ（Ｍ＋Ｎ）を介して、第１ノードＰに共通接続されている。また、高電力側のポート１，ポート２，・・・ポートＮはそれぞれＳＷ１，ＳＷ２，・・・ＳＷＮを介してノードＱに共通接続されている。なお、ＳＷ１，ＳＷ２，・・・ＳＷＮ，ＳＷ（Ｎ＋１），ＳＷ（Ｎ＋２），・・・ＳＷ（Ｍ＋Ｎ）はそれぞれ相補性のスイッチとしても構成することができ、その場合、これらの相補性のスイッチＳＷ１／バー，ＳＷ２／バー，・・・ＳＷＮ／バー，ＳＷ（Ｎ＋１）／バー，ＳＷ（Ｎ＋２）／バー，・・・ＳＷ（Ｍ＋Ｎ）／バーはそれぞれ各ポートと接地点との間に図１に示すように接続することができる。以下の説明において低電力側のポートに接続されているスイッチＳＷ（Ｎ＋１），ＳＷ（Ｎ＋２），・・・ＳＷ（Ｍ＋Ｎ）を第１スイッチと呼び、高電力側の各ポートにそれぞれ接続されているスイッチＳＷ１，ＳＷ２，・・・ＳＷＮを第２スイッチと呼ぶ。そして本発明においては、ノードＰとノードＱとの間に第３スイッチ４を設けたことを特徴としている。この第３スイッチ４は、低電力側のいずれかのポートが共通出力ポート１と接続された場合にのみ閉塞するように制御される。

本発明のスイッチ回路は、図２に示す従来のスイッチ回路と比べて図１の図中に太線で示した部分の２０の構成が異なっている。より詳しく言うと、図１に示した部分２の構成は従来の構成と同一であるが、部分３の構成が異なっている。すなわち、高電力側のスイッチＳＷ１，ＳＷ２，・・・ＳＷＮの一端が共通接続され、共通出力ポート１に接続されているノードＱに新しく設けた第３スイッチ４の一端を接続し、他端を低電力側のスイッチＳＷ（Ｎ＋１），ＳＷ（Ｎ＋２），・・・ＳＷ（Ｍ＋Ｎ）が共通接続されたノードＰに接続するようにしている。第３スイッチ４も他のスイッチと同様に半導体のＦＥＴで構成することができる。

図４は、高電力側に２ポート、低電力側に３ポートのスイッチブランチを有するスイッチ回路を半導体ＦＥＴスイッチを用いて構成する場合の回路図を示したものである。図４（Ａ）は従来技術におけるスイッチ回路図であり、（Ｂ）は本発明のスイッチ回路図である。図中に示したＳＷ１乃至ＳＷ５，ＳＷ１／バー乃至ＳＷ５／バーはそれぞれ、図１又は図２に示したスイッチと対応している。図から明らかなように、スイッチＳＷ１乃至ＳＷ５，ＳＷ１／バー乃至ＳＷ５／バーはそれぞれ、２つのＦＥＴを直列接続して同時にＯＮ／ＯＦＦさせる構成となっている。ここで、本発明のスイッチ回路の図４（Ｂ）を見ると明らかなように、本発明では、ＳＷ３乃至ＳＷ５を構成する２つのスイッチのうち一方を取り除き、１つのＦＥＴのみでスイッチＳＷ３’，ＳＷ４’，ＳＷ５’とし、第３スイッチ４も１つのＦＥＴで構成している。これにより本発明のスイッチ回路の場合、スイッチに使用するＦＥＴの数を減少させることができるため、スイッチ回路の小型化にも効果がある。通常、ポート１には８５０／９００ＴＸが、ポート２には１８００／１９００ＴＸが、ポート３にはＵＮＴＳ８５０が、ポート４にはＵＭＴＳ１９００が、ポート５にはＵＭＴＳ２１００がそれぞれ接続されて使用される。また、高電力側のポート１，２での信号ハンドリングレベルは３３ｄＢｍ以上であり、低電力側のポート３，４，５での電力ハンドリングレベルは３０ｄＢｍ以下である。また、この様な構成をとってもこの部分で発生する高調波は、低電力側の１つのポートとコモンポート１が接続状態、または、高電力側の１つのポートとコモンポート１が接続状態の時でも、従来技術と比べても劣化はない。

図５は、図４に示すスイッチ回路図の高電力側のポート１とコモンポート１がＯＮ状態の時の等価回路を示したもので、（Ａ）は図４の（Ａ）に対応し、（Ｂ）は図４の（Ｂ）にそれぞれ対応している。そして、図５に示す例では、ポート１と共通出力ポートであるコモンポート１とは接続され、他のポートは各スイッチをＯＦＦすることにより開放された状態となっている。ポート１は、コモンポート１に接続されるため、スイッチ１を構成する２つのＦＥＴがそれぞれＯＮ状態となり内部抵抗Ｒで等価的に示されている。その他のスイッチは全てＯＦＦ状態となりＯＦＦ容量Ｃとして表されている。ここで、本発明のスイッチ回路を使用した場合の挿入損失が、従来のスイッチ回路を用いた場合に比較してどのように変化するかを説明する。図５（Ａ），（Ｂ）のいずれの場合においても、コモンポート１から高電力側のポートを見た構成は全て同一であるため、コモンポート１から低電力側のポートを見た場合のコモンポート１に接続される合成容量について説明する。まず、図５（Ａ）に示す従来のスイッチ回路の場合には、低電力側のスイッチ回路３０の部分の合成容量Ｃ１は３／２Ｃになることが明らかである。これに対して、図５（Ｂ）に示す本発明の低電力側のスイッチ回路４０の合成容量Ｃ２は３／４Ｃとなり、これは従来のスイッチ回路３０の合成容量のＣ１の半分となる。従って、この部分のインピーダンスがより高くなり、挿入損失は本発明のスイッチ回路の方が少ない。また、この本発明のスイッチ回路の場合、コモンポート１を介してアンテナに接続されているＯＦＦ状態のＦＥＴの数が等価的に２つだけになるということを意味する。すなわち、本発明のスイッチ回路の場合、実質上の構成はＳＰ５Ｔにも関わらず、等価的には従来のスイッチ回路のＳＰ３ＴにおけるＯＦＦ状態のＦＥＴの数２つと同じであり、高調波歪みは従来方式のＳＰ３Ｔと同等で、従来方式のＳＰ５Ｔとよりも良くなることを意味する。なお、ポート２を使用する１８００／１９００ＴＸモードの場合についても同様の効果が得られる。

次に、低電力側ポートを使うＵＭＴＳモードの時について説明する。この場合においても、高調波については従来方式のＳＰ５Ｔと同等である。例えば、ＵＭＴＳ８５０モードの時は、ポート３とコモンポート１との間のスイッチである２つの直列接続されたＦＥＴはＯＮ状態で、それ以外の直列接続された２つのＦＥＴはＯＦＦ状態である。この時、高調波に影響を与えるＯＦＦ状態のＦＥＴの数は４つであり、従来方式のＳＰ５Ｔと同一となる。従って、高調波の特性が悪化することはない。また、ＵＭＴＳ側にあるＯＦＦ状態にある直列接続されたＦＥＴのゲートスタック数は、図４に示すようにトリプルゲートのため３となってしまうが、送信電力が低いのでトリプルゲートだけでも十分の高調波特性が得られるので、特に問題とはならない。なお、図５に示したスイッチの等価回路による容量Ｃの値は、例えばトリプルゲート構造で、ゲート長Ｗｇが１２５ｕｍ，Ｆｉｎｇｅｒ数が２０の場合、約０．３ｐＦ程度となる。なお、本発明の構成を採用した場合、ＵＭＴＳモードの挿入損失が若干悪くなるが、高電力側のポート１や２に接続されたパワーアンプの負荷が軽減されるため、直流の消費電力は全体として軽減されるという効果がある。

図６は、高電力側のポート数を２ポートと一定にし、低電力側のポート数を増加させるようなスイッチ回路の構成とした場合のスイッチ数の増加に対する挿入損失を示した特性図である。図から明らかなように、従来方式の場合にはスイッチ回路のブランチ数が増加するに従って挿入損失が大きくなっているのに対して、本発明のスイッチ回路の発明ではブランチ数が増加しても挿入損失は殆ど変わることなく一定であることが分かる。また、高調波歪みについても改善されることは、図３に示すコモンポートに接続されるＯＦＦ状態のブランチ数と高調波歪みの改善の特性図からも明らかである。すなわち、図２や図４に示すような回路構成を採用した場合、従来の方式ではＯＦＦ状態のブランチ数は４であるため、高調波歪みは６８ｄＢｃとなるのに対し、本発明の回路構成を使用した場合、等価的なＯＦＦ状態のブランチ数は２となるため、高調波歪みの値は７４ｄＢｃとなり、約６ｄＢの改善を図ることができる。

次に、本発明の第２の実施の形態について説明する。１８００／１９００ＴＸモードで使用した場合の第３高調波の影響を改善する方法として、図７に示すようにジャンパ線５を付け加えることができる。すなわち、ジャンパ線５の一端を第３スイッチ４の一端に接続し、他端をノードＰに接続する。すなわち、ノードＰとノードＱとの間をスイッチ４とジャンパ線５とを直列に接続して、接続するのである。なお、ジャンパ線とスイッチとは、共通出力ポート１側にジャンパ線が接続されるようにしても良く、ジャンパ線は、これに限らず、インダクターやＢｏｎｄｉｎｇ ｗｉｒｅ等のインダクタンス性を持つ物なら何でも良い。

図８（Ａ）は従来の回路方式にジャンパ線５を付加した場合、図８（Ｂ）は本発明の回路方式においてジャンパ線５を付加した場合で高電力側のポート１とコモンポート１がＯＮ状態の時の等価回路図を示したものである。図８（Ａ）の場合のコモンポート１から低電力側ポートを見たインピーダンスＺ１は、合成容量Ｃ１とジャンパ線５のインダクタンスＬ１との直列接続された値となる。同様に、本発明の場合の低電力側スイッチ回路のインピーダンスＺ２は、ジャンパ線のインダクタンスＬ２と合成容量Ｃ２との直列接続された値となる。ここで前述したように、Ｃ２＝Ｃ１／２となることから、ジャンパ線と合成容量とで形成される回路の共振周波数を同一にする場合、本発明の回路に用いられるジャンパ線５のインダクタンスＬ２は、２Ｌ１となる。なお、ジャンパ線５のインダクタンスと合成容量Ｃ２とで形成される回路の共振周波数は、高電力側のポートに接続される動作周波数の高調波となるようにする必要がある。これにより発生した高調波がトラップされて、コモンポートから放射されることがなくなる。また、このようなトラップ回路を備えたスイッチ回路を使用する場合、高電力側ポートの１つに印加される動作周波数の高調波が、他の高電力側のポートに印加される動作周波数の１番高い周波数に対して、２．５倍程度以上離れているようにする必要がある。例えばジャンパ線５の長さを調節し、１８００／１９００ＴＸ帯域の３倍の周波数で共振するように長さを定めることにより、発生した第３高調波を抑制することが可能となる。また、このジャンパ線５の付加により８５０／９００ＴＸモード，１８００／１９００ＴＸモード時の挿入損失の影響は共振回路のインピーダンスが図８に示すように、従来の方式の場合と比べて高いので影響は少ない。

図９は、ジャンパ線を使用してトラップ回路を形成した場合の高調波の抑圧特性を示す図である。使用周波数ｆ０として、２ＧＨｚを使用した場合の第３次高調波３ｆ０は、ジャンパ線を使用した本発明の構成２の場合では９００ＭＨｚ帯域幅で約６ｄＢの改善がみられる。なお、ジャンパ線を使用しない本発明の構成１の場合には、トラップ回路は形成されない為、第３次高調は３ｆ０において殆ど挿入損失に変化はない。

図１０は、従来方式，従来方式にジャンパ線を付加した場合，第３スイッチのみを付加した本発明の場合，さらにジャンパ線と第３スイッチとを付加した本発明の場合のそれぞれについて挿入損失を比較した特性図である。図から明らかなように、従来方式でジャンパ線を付加した場合には挿入損失は０．１ｄＢ程度悪化するが、本発明の場合ジャンパ線を付加してもその挿入損失の劣化は０．０３ｄＢ程度であり、従来方式に比べて挿入損失への影響は少ない。これは、低電力側ブランチでの合成容量とジャンパ線のインダクタンスとによる共振回路のインピーダンスが、従来方式でジャンパ線を付加した場合のインピーダンスに比べて高くなるためである。

図１１は、従来方式にジャンパ線を付加した場合と第３スイッチを付加した本発明の構成にジャンパ線を付加した場合の構成とで、ブランチ数の増加に対して挿入損失がどのように変化したかを示す特性図である。なお、高電力側のポート数は２ポートで一定としている。図から明らかなように、本発明の構成の場合には、ジャンパ線を付加した場合であっても、ブランチ数の増加に殆ど関係なく、挿入損失が増加しないことを示している。

本発明に係るスイッチ回路の第１の実施形態を説明する回路構成図である。 従来のスイッチ回路の構成を示す図で、（Ａ）はその基本概念図、（Ｂ）はその等価回路図を示している。 ＯＦＦ状態にあるブランチの数と高調波による信号の劣化特性との関係を示した図である。 （Ａ）は従来技術におけるスイッチ回路図であり、（Ｂ）は本発明のスイッチ回路図である。 図４に示すスイッチ回路図の等価回路を示したもので、図４の（Ａ），（Ｂ）にそれぞれ対応している。 高電力側ポートを２ポートと一定にし、低電力側ポートを増加させるようなスイッチ回路の構成とした場合のスイッチ数の増加に対する挿入損失を示した特性図である。 本発明に係るスイッチ回路の第２の実施形態を説明する回路構成図である。 （Ａ）は従来の回路方式にジャンパ線５を付加した場合、（Ｂ）は本発明の回路方式においてジャンパ線５を付加した場合の等価回路図を示したものである。 ジャンパ線を使用してトラップ回路を形成した場合の高調波の抑圧特性を示す図である。 従来方式，従来方式にジャンパ線を付加した場合，第３スイッチのみを付加した本発明の場合，さらにジャンパ線と第３スイッチを付加した本発明の場合のそれぞれについて挿入損失を比較した特性図である。 従来方式にジャンパ線を付加した場合と第３スイッチを付加した本発明の構成にジャンパ線を付加した場合の構成とで、ブランチ数の増加に対して挿入損失がどのように変化したかを示す特性図である。

符号の説明

１ 共通出力ポート
４ 第３スイッチ
５ ジャンパ線
Ｐ 第１ノード
Ｑ ノード
ＳＷ１，ＳＷ２，ＳＷＮ 第１スイッチ
ＳＷ（Ｎ＋１），ＳＷ（Ｎ＋２），ＳＷ（Ｍ＋Ｎ） 第２スイッチ

Claims (6)

1. １個の共通出力ポートと、
   一端が第１ノードで共通接続されたＭ（Ｍは２以上の整数）個の第１スイッチと、
   一端が前記共通出力ポートに共通接続されたＮ（Ｎ≧１の整数）個の第２スイッチと、
   一端が前記共通出力ポートに接続され、他端が前記第１ノードに接続された第３スイッチと、
   前記第１スイッチの他端にそれぞれ接続されたＭ個の第１入力ポートと、
   前記第２スイッチの他端にそれぞれ接続されたＮ個の第２入力ポートと、
   を備え、
   前記第１入力ポート及び前記第２入力ポート中の選択されたいずれか１つのポートのみを前記共通出力ポートに接続させるように駆動され、
   前記第１入力ポートのいずれかが選択された時には、前記第３スイッチを閉塞することを特徴とするスイッチ回路。
2. 請求項１に記載のスイッチ回路において、
   前記第２入力ポートに入力される周波数の電力は、前記第１入力ポートに入力される周波数の電力に比して、少なくとも３ｄＢ大きいことを特徴とするスイッチ回路。
3. １個の共通出力ポートと、
   一端が第１ノードで共通接続されたＭ（Ｍは２以上の整数）個の第１スイッチと、
   一端が前記共通出力ポートに共通接続されたＮ（Ｎ≧１の整数）個の第２スイッチと、
   一端がジャンパ線を介して前記共通出力ポート又は前記第１ノードに接続され、他端が前記第１ノード又は前記共通出力ポートに接続された第３スイッチと、
   前記第１スイッチの他端にそれぞれ接続されたＭ個の第１入力ポートと、
   前記第２スイッチの他端にそれぞれ接続されたＮ個の第２入力ポートと、
   を備え、
   前記第１入力ポート及び前記第２入力ポート中の選択されたいずれか１つのポートのみを前記共通出力ポートに接続させるよう駆動され、
   前記代１入出力ポートのいずれかが選択された時には、前記第３スイッチを閉塞することを特徴とするスイッチ回路。
4. 請求項３に記載のスイッチ回路において、
   前記第２入力ポートのいずれかが選択された時、開成したＭ個の第１スイッチで形成される合成容量と前記ジャンパ線のインダクタンスとによる共振周波数が選択された前記第２入力ポートに印加される周波数の高調波と同じ周波数となるように前記ジャンパ線の長さを定めることを特徴とするスイッチ回路。
5. 請求項３に記載のスイッチ回路において、
   前記第２入力ポートのいずれか１つのポートに印加される周波数は、その高調波が他のポートに印加される周波数中の最も高い周波数に対して少なくとも２．５倍離れていることを特徴とするスイッチ回路。
6. 請求項１乃至５に記載の第１乃至第３スイッチが、ＦＥＴにより構成されてなることを特徴とする回路スイッチ。

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