KR20150073712A - T형 이중 대역 정합 회로 및 그 설계 방법 - Google Patents

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KR20150073712A
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Abstract

본 발명은 T형 이중 대역 정합 회로 및 그 설계 방법에 관한 것으로서, 본 발명의 T형 이중 대역 정합 회로는 일단이 입력단에 직렬 연결되고, 제1 인덕터와 제1 커패시터가 병렬 연결된 형태이며, 제1 저지대역에 공진주파수를 갖는 제1 LC 공진부, 상기 제1 LC 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되고, 제2 인덕터와 제2 커패시터가 직렬 연결된 형태이며, 제2 저지대역에 공진주파수를 갖는 제2 LC 공진부, 및 상기 제1 LC 공진부의 타단과 출력단 사이에 위치하여 상기 제1 LC 공진부와 직렬 연결되고, 제3 인덕터와 제3 커패시터가 병렬 연결된 형태이며, 제3 저지대역에 공진주파수를 갖는 제3 LC 공진부를 포함하며, 이를 통해 단일의 T형 회로를 이용하여 이중의 통과 대역을 가지는 회로를 제공할 수 있고, 필요에 따라 설정된 세 개의 저지대역에서 불필요한 고조파 및 혼변조 성분들이 제거된다.

Description

T형 이중 대역 정합 회로 및 그 설계 방법 {T-type dual band impedance matching circuit and the design method thereof}
본 발명은 정합(impedance matching) 회로에 관한 것으로, 더욱 상세하게는 단일의 T형 회로를 이용하여 이중의 통과 대역을 가지는 T형 이중 대역 정합 회로 및 그 설계 방법에 관한 것이다.
현대의 통신 시스템은 일반적으로 다중 대역 동작을 위해 설계되며, 특히 무선 통신 시스템은 송신단에서 여러 종류의 정보를 서로 다른 주파수를 이용해서 전송한다.
따라서 이러한 다중 대역 시스템에서 최적 전력 소모 및 제작 비용, 장치의 물리적 크기를 고려하여 다중 대역 통신회로를 선호하게 된다.
한편 전력증폭기(Power Amplifier: PA)는 다중 대역 시스템의 송신단에서 신호를 증폭시키는 중요한 장치로써, 이러한 전력증폭기는 인가되는 신호들을 증폭시킬 뿐만 아니라, 이득을 갖는 모든 주파수의 대역의 불요 신호뿐만 아니라 잡음도 증가시키는 문제가 있다.
따라서 다중 대역 전력증폭기는 통과 대역 이외의 주파수 대역에서 발생하는 이득을 효과적으로 억제하는 것이 통과대역 신호 증폭 뿐만 아니라 안정적인 회로 동작을 위해서 중요하다.
또한 전력증폭기는 트랜지스터의 비선형 동작에 의해 고조파 및 혼변조 왜곡 성분들을 발생시키며, 이중 대역 전력증폭기는 단일 대역 전력증폭기에 비해 더 많은 고조파 및 혼변조 성분들을 발생시키므로 설계에 더 많은 주의가 필요하다.
이때 전력증폭기의 출력단 고조파 및 혼변조 왜곡 신호들의 전력은 전력증폭기의 출력을 기본파 신호 전력과 공유하므로, 전력증폭기의 출력 레벨과 효율을 증가시키기 위해서는 통과대역 외부의 고조파 성분과 혼변조 성분들을 억제하는 것이 중요하다.
임피던스 정합 회로의 주요 기능은 서로 다른 두 회로 간에 신호의 반사를 최소화하는 것으로써 비록 기존의 정합 회로가 통과 대역 주파수에서만 증폭기와 다른 회로간의 임피던스 정합을 제공하지만, 통과대역 이외의 대역에서는 정합 또는 의도적인 비정합 특성을 제공하지 못했었다.
또한 다중 대역에서 정합 특성을 제공하기 위해서는, 한국등록특허 제10-0437627호와 같이 각 통과대역에 따른 정합 회로를 별도로 구비하고, 해당 정합 회로의 출력 신호를 멀티플렉서를 이용해 조합하는 과정이 필요하여, 전체 시스템의 부피가 증가하고 제조비용이 증가하는 문제가 존재하였다.
한국등록특허 제10-0437627호 "전력 증폭기용 임피던스 정합 회로" (2004년 06월 12일 공고)
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 단일의 T형 회로를 이용하여 이중의 통과 대역을 가지면서 불필요한 고조파 및 혼변조 성분들을 감쇄할 수 있는 T형 이중 대역 정합 회로 및 그 설계 방법을 제공하기 위한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 T형 이중 대역 정합 회로는, 제1 통과대역을 갖는 제1 T형 단일 대역 정합 회로 및 제2 통과대역을 갖는 제2 T형 단일 대역 정합회로의 소자값을 기반으로, 상기 제1 통과대역 및 상기 제2 통과대역을 갖도록 각 소자값이 정해지는 T형 이중 대역 정합 회로에 관한 것으로서, 일단이 입력단에 직렬 연결되고, 제1 인덕터와 제1 커패시터가 병렬 연결된 형태이며, 제1 저지대역에 공진주파수를 갖는 제1 LC 공진부, 상기 제1 LC 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되고, 제2 인덕터와 제2 커패시터가 직렬 연결된 형태이며, 제2 저지대역에 공진주파수를 갖는 제2 LC 공진부, 및 상기 제1 LC 공진부의 타단과 출력단 사이에 위치하여 상기 제1 LC 공진부와 직렬 연결되고, 제3 인덕터와 제3 커패시터가 병렬 연결된 형태이며, 제3 저지대역에 공진주파수를 갖는 제3 LC 공진부를 포함하는 것을 특징으로 한다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제1 T형 단일 대역 정합 회로는, 상기 제1 통과대역 주파수에서 동작하도록, 일단이 입력단에 직렬 연결된 제11 공진부, 상기 제11 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부, 상기 제11 공진부의 타단과 출력단 사이에 위치하여 상기 제11 공진부와 직렬 연결된 제31 공진부를 포함하고, 상기 제2 T형 단일 대역 정합 회로는, 상기 제2 통과대역 주파수에서 동작하도록, 일단이 입력단에 직렬 연결된 제12 공진부, 상기 제12 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제22 공진부, 상기 제12 공진부의 타단과 출력단 사이에 위치하여 상기 제12 공진부와 직렬 연결된 제32 공진부를 포함하고, 상기 제1 인덕터의 인덕턴스와 상기 제1 커패시터의 커패시턴스는 상기 제11 공진부의 리액턴스 및 상기 제12 공진부의 리액턴스를 기반으로 결정되고, 상기 제2 인덕터의 인덕턴스와 상기 제2 커패시터의 커패시턴스는 상기 제21 공진부의 리액턴스 및 상기 제22 공진부의 리액턴스를 기반으로 결정되고, 상기 제3 인덕터의 인덕턴스와 상기 제3 커패시터의 커패시턴스는 상기 제31 공진부의 리액턴스 및 상기 제32 공진부의 리액턴스를 기반으로 결정되는 것을 특징으로 한다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제1 인덕터의 인덕턴스와 상기 제1 커패시터의 커패시턴스는 다음의 수식을 이용해 결정되는 것을 특징으로 한다.
Figure pat00001
Figure pat00002
이때, L1은 제1 인덕터의 인덕턴스, C1은 제1 커패시터의 커패시턴스, ω1은 제1 통과대역의 주파수, ω2는 제2 통과대역의 주파수, X11은 제11 공진부의 리액턴스, X12는 제12 공진부의 리액턴스이다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제1 LC 공진부의 입력 임피던스는 다음의 수식을 이용해 결정되는 것을 특징으로 한다.
Figure pat00003
Figure pat00004
이때, Z1은 제1 LC 공진부의 입력 임피던스, L1은 제1 인덕터의 인덕턴스, C1은 제1 커패시터의 커패시턴스, ω1은 제1 LC 공진부의 공진주파수, ωk는 제1 통과대역의 주파수 또는 제2 통과대역의 주파수, k는 1 또는 2이다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제2 인덕터의 인덕턴스와 상기 제2 커패시터의 커패시턴스는 다음의 수식을 이용해 결정되는 것을 특징으로 한다.
Figure pat00005
Figure pat00006
이때, L2는 제2 인덕터의 인덕턴스, C2는 제2 커패시터의 커패시턴스, ω1은 제1 통과대역의 주파수, ω2는 제2 통과대역의 주파수, B21은 제21 공진부의 서셉턴스, B22는 제22 공진부의 서셉턴스이다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제3 LC 공진부의 입력 임피던스는 다음의 수식을 이용해 결정되는 것을 특징으로 한다.
Figure pat00007
Figure pat00008
이때, Y2는 제2 LC 공진부의 입력 어드미턴스, L2는 제2 인덕터의 인덕턴스, C2는 제2 커패시터의 커패시턴스, ω2는 제2 LC 공진부의 공진주파수, ωk는 제1 통과대역의 주파수 또는 제2 통과대역의 주파수, k는 1 또는 2이다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제3 인덕터의 인덕턴스와 상기 제3 커패시터의 커패시턴스는 다음의 수식을 이용해 결정되는 것을 특징으로 한다.
Figure pat00009
Figure pat00010
이때, L3는 제3 인덕터의 인덕턴스, C3은 제3 커패시터의 커패시턴스, ω1은 제1 통과대역의 주파수, ω2는 제2 통과대역의 주파수, X31은 제31 공진부의 리액턴스, X32는 제32 공진부의 리액턴스이다.
본 발명의 T형 이중 대역 정합 회로에 있어서, 상기 제3 LC 공진부의 입력 임피던스는 다음의 수식을 이용해 결정되는 것을 특징으로 한다.
Figure pat00011
Figure pat00012
이때, Z3은 제3 LC 공진부의 입력 임피던스, L3은 제3 인덕터의 인덕턴스, C3은 제3 커패시터의 커패시턴스, ω3은 제3 LC 공진부의 공진주파수, ωk는 제1 통과대역의 주파수 또는 제2 통과대역의 주파수, k는 1 또는 2이다.
상기와 같은 목적을 달성하기 위한 본 발명의 T형 이중 대역 정합 회로의 설계 방법은, 제1 통과대역을 갖도록, 일단이 입력단에 연결된 제11 공진부, 상기 제11 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부, 상기 제11 공진부의 타단과 출력단 사이에 위치하여 상기 제11 공진부와 직렬 연결된 제31 공진부를 포함하는 제1 T형 단일 대역 정합 회로를 설계하는 단계, 제2 통과대역을 갖도록, 일단이 입력단에 연결된 제11 공진부, 상기 제11 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부, 상기 제11 공진부의 타단과 출력단 사이에 위치하여 상기 제11 공진부와 직렬 연결된 제31 공진부를 포함하는 제2 T형 단일 대역 정합 회로를 설계하는 단계, 및 일단이 입력단에 직렬 연결되고, 제1 인덕터와 제1 커패시터가 병렬 연결된 형태이며, 제1 저지대역에 공진주파수를 갖는 제1 LC 공진부, 상기 제1 LC 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되고, 제2 인덕터와 제2 커패시터가 직렬 연결된 형태이며, 제2 저지대역에 공진주파수를 갖는 제2 LC 공진부, 상기 제1 LC 공진부의 타단과 출력단 사이에 위치하여 상기 제1 LC 공진부와 직렬 연결되고, 제3 인덕터와 제3 커패시터가 병렬 연결된 형태이며, 제3 저지대역에 공진주파수를 갖는 제3 LC 공진부를 포함하되, 상기 제1 인덕터의 인덕턴스와 상기 제1 커패시터의 커패시턴스는 상기 제11 공진부의 리액턴스 및 상기 제12 공진부의 리액턴스를 기반으로 결정되고, 상기 제2 인덕터의 인덕턴스와 상기 제2 커패시터의 커패시턴스는 상기 제21 공진부의 리액턴스 및 상기 제22 공진부의 리액턴스를 기반으로 결정되고, 상기 제3 인덕터의 인덕턴스와 상기 제3 커패시터의 커패시턴스는 상기 제31 공진부의 리액턴스 및 상기 제32 공진부의 리액턴스를 기반으로 결정되는 T형 이중 대역 정합 회로를 설계하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 T형 이중 대역 정합 회로 및 그 설계 방법에 따르면 단일의 T형 회로를 이용하여 이중의 통과 대역을 가지는 회로를 제공할 수 있고, 필요에 따라 설정된 세 개의 저지대역에서 불필요한 고조파 및 혼변조 성분들이 제거된다. 이때, 단일의 T형 회로를 이용함으로써 전체 회로의 부피가 감소되고, 사용되는 소자의 개수가 절감되어 제조 단가를 현저히 낮출 수 있다.
도 1은 종래의 실시예에 따른 제1 T형 단일 대역 정합 회로를 나타낸 도면이다.
도 2는 종래의 실시예에 따른 제2 T형 단일 대역 정합 회로를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 T형 이중 대역 정합 회로를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 제1 LC 공진부와 등가회로를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 제2 LC 공진부와 등가회로를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 제3 LC 공진부와 등가회로를 나타낸 도면이다.
하기의 설명에서는 본 발명의 실시예를 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명은 정합(impedance matching) 회로와 관련한 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하기로 한다.
도 1은 종래의 실시예에 따른 제1 T형 단일 대역 정합 회로(101)를 나타낸 도면이고, 도 2는 종래의 실시예에 따른 제2 T형 단일 대역 정합 회로(102)를 나타낸 도면이다. 그리고 도 3은 본 발명의 일 실시예에 따른 T형 이중 대역 정합 회로(100)를 나타낸 도면이고, 도 4는 본 발명의 일 실시예에 따른 제1 LC 공진부(10)와 등가회로를 나타낸 도면이며, 도 5는 본 발명의 일 실시예에 따른 제2 LC 공진부(20)와 등가회로를 나타낸 도면이고, 도 6은 본 발명의 일 실시예에 따른 제3 LC 공진부(30)와 등가회로를 나타낸 도면이다.
도 1 내지 도 6을 참조하면, 도 1에 도시된 제1 T형 단일 대역 정합 회로(101)는 일단이 입력단에 직렬 연결된 제11 공진부(11), 제11 공진부(11)의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부(21), 제11 공진부(11)의 타단과 부하(41)가 위치한 출력단 사이에 위치하여 제11 공진부(11)와 직렬 연결된 제31 공진부(31)를 포함하여 T형의 정합 회로를 이루도록 설계된다.
이때 제11 공진부(11), 제21 공진부(21) 및 제31 공진부(31) 각각은 인덕터나 커패시터를 포함할 수 있으며, 해당 인덕터나 커패시터의 소자값은 제1 T형 단일 대역 정합 회로(101)가 제1 통과대역(주파수 ω1)의 단일 통과 대역 주파수에서 동작하도록 결정된다.
도 2에 도시된 제2 T형 단일 대역 정합 회로(102)는 일단이 입력단에 직렬 연결된 제12 공진부(12), 제12 공진부(12)의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제22 공진부(22), 제12 공진부(12)의 타단과 부하(42)가 위치한 출력단 사이에 위치하여 제12 공진부(12)와 직렬 연결된 제32 공진부(32)를 포함하여 T형의 정합 회로를 이루도록 설계된다.
이때 제12 공진부(12), 제22 공진부(22) 및 제32 공진부(32) 각각은 인덕터나 커패시터를 포함할 수 있으며, 해당 인덕터나 커패시터의 소자값은 제2 T형 단일 대역 정합 회로(102)가 제2 통과대역(주파수 ω2)의 단일 통과 대역 주파수에서 동작하도록 결정된다.
그리고 이러한 제1 T형 단일 대역 정합 회로(101)와 제2 T형 단일 대역 정합회로의 소자값을 기반으로, 도 3에 도시된 T형 이중 대역 정합 회로(100)의 각 소자값이 결정된다.
도 3 내지 도 6에서, 본 실시예의 T형 이중 대역 정합 회로(100)는 단일의 T형 정합 회로로 설계되며, 이때 T형 이중 대역 정합 회로(100)는 제1 통과대역 및 제2 통과대역의 이중 통과대역을 가지면서, 제1 저지대역, 제2 저지대역 및 제3 저지대역에서 불필요한 고조파 및 혼변조 성분들이 감쇄된 신호를 출력한다.
도 3에서 T형 이중 대역 정합 회로(100)는 제1 LC 공진부(10), 제2 LC 공진부(20) 및 제3 LC 공진부(30)를 포함하여 구성된다. 이때, 제1 LC 공진부(10), 제2 LC 공진부(20) 및 제3 LC 공진부(30)에 포함된, 인덕터(L1, L2, L3) 및 커패시터(C1, C2, C3)의 소자값은, 제1 통과대역을 갖는 제1 T형 단일 대역 정합 회로(101) 및 제2 통과대역을 갖는 제2 T형 단일 대역 정합회로에서 대응되는 위치의 소자값을 기반으로 결정된다.
제1 LC 공진부(10)는 일단이 입력단에 직렬 연결되고, 제1 인덕터(L1)와 제1 커패시터(C1)가 병렬 연결된 형태로 이루어진다.
이때, T형 이중 대역 정합 회로(100)에서 제1 LC 공진부(10)의 위치는, 제1 T형 단일 대역 정합 회로(101)의 제11 공진부(11) 및 제2 T형 단일 대역 정합 회로(102)의 제12 공진부(12)에 대응된다. 그리고 제1 인덕터(L1)의 인덕턴스와 제1 커패시터(C1)의 커패시턴스는, 제11 공진부(11)의 리액턴스 및 제12 공진부(12)의 리액턴스를 기반으로 결정된다.
도 4에서 좌측에는 제1 LC 공진부(10)가 도시되었고, 우측에는 제1 LC 공진부(10)의 등가회로가 도시되었으며, 해당 등가회로의 리액턴스는 'X1k'와 같이 표현되었다. 이때 k는 1 또는 2의 값으로, k = 1일 때 'X11'은 제11 공진부(11)의 리액턴스를 나타내고, k = 2 일 때 'X12'는 제12 공진부(12)의 리액턴스를 나타낸다.
이 경우 제1 LC 공진부(10)의 입력 임피던스는 다음의 수식과 같이 정해진다.
Figure pat00013
Z1: 제1 LC 공진부의 입력 임피던스
L1: 제1 인덕터의 인덕턴스
C1: 제1 커패시터의 커패시턴스
ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
X1k: 제11 공진부의 리액턴스 또는 제12 공진부의 리액턴스
k: 1 또는 2
그리고 수학식 1을 기반으로 제1 인덕터(L1)의 인덕턴스와 제1 커패시터(C1)의 커패시턴스를 결정하면 다음의 수식과 같다.
Figure pat00014
Figure pat00015
L1: 제1 인덕터의 인덕턴스
C1: 제1 커패시터의 커패시턴스
ω1: 제1 통과대역의 주파수
ω2: 제2 통과대역의 주파수
X11: 제11 공진부의 리액턴스
X12: 제12 공진부의 리액턴스
즉 수학식 2와 같이 제11 공진부(11)의 리액턴스와 제12 공진부(12)의 리액턴스를 기반으로, 제1 인덕터(L1)의 인덕턴스와 제1 커패시터(C1)의 커패시턴스를 결정할 수 있다.
또한 수학식 1에서 제1 LC 공진부(10)의 입력 임피던스(Z1) 식을 정리하면 다음의 수식과 같다.
Figure pat00016
Figure pat00017
Z1: 제1 LC 공진부의 입력 임피던스
L1: 제1 인덕터의 인덕턴스
C1: 제1 커패시터의 커패시턴스
ω1: 제1 LC 공진부의 공진주파수
ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
k: 1 또는 2
수학식 3에서 제1 LC 공진부(10)는 병렬 형태로 이루어진 제1 인덕터(L1)와 제1 커패시터(C1)의 공진주파수 인근에서 제1 저지대역을 갖게 되며, 해당 제1 저지대역에 위치한 신호가 감쇄된다.
정리하면, 제1 T형 단일 대역 정합 회로(101)는 제1 통과대역을 갖도록 제11 공진부(11)에 포함된 인덕터나 커패시터의 소자값이 결정되고, 제2 T형 단일 대역 정합 회로(102)는 제2 통과대역을 갖도록 제12 공진부(12)에 포함된 인덕터나 커패시터의 소자값이 결정된다. 그리고 이를 기반으로 T형 이중 대역 정합 회로(100)의 제1 LC 공진부(10)에 포함된 제1 인덕터(L1)와 제1 커패시터(C1)의 소자값이 결정된다. 이때, 제1 인덕터(L1)와 제1 커패시터(C1)의 소자값에 따라 제1 LC 공진부(10)의 공진주파수가 결정됨으로서, 제1 저지대역을 결정할 수 있다.
이는 필요에 따라 제11 공진부(11) 및 제12 공진부(12)에 포함된 인덕터나 커패시터의 소자값을 변경하여 제1 T형 단일 대역 정합 회로(101) 및 제2 T형 단일 대역 정합 회로(102)를 설계하고, 이에 따라 제1 LC 공진부(10)에 포함된 제1 인덕터(L1)와 제1 커패시터(C1)의 소자값을 변경하여 T형 이중 대역 정합 회로(100)를 설계할 수 있으며, 그 결과에 따라 결정되는 제1 저지대역에 의해 해당 대역의 신호를 감쇄할 수 있음을 의미한다.
제2 LC 공진부(20)는 제1 LC 공진부(10)의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되고, 제2 인덕터(L2)와 제2 커패시터(C2)가 직렬 연결된 형태로 이루어진다.
이때, T형 이중 대역 정합 회로(100)에서 제2 LC 공진부(20)의 위치는, 제1 T형 단일 대역 정합 회로(101)의 제21 공진부(21) 및 제2 T형 단일 대역 정합 회로(102)의 제22 공진부(22)에 대응된다. 그리고 제2 인덕터(L2)의 인덕턴스와 제2 커패시터(C2)의 커패시턴스는 위치의 제21 공진부(21)의 리액턴스 및 제22 공진부(22)의 리액턴스를 기반으로 결정된다.
도 5에서 좌측에는 제2 LC 공진부(20)가 도시되었고, 우측에는 제2 LC 공진부(20)의 등가회로가 도시되었으며, 편의를 위해 해당 등가회로의 리액턴스를 변형한 서셉턴스를 이용해 계산을 진행하며, 해당 서셉턴스는 'B2k'와 같이 표현되었다. 이때 k는 1 또는 2의 값으로, k = 1일 때 'B21'은 제21 공진부(21)의 서셉턴스를 나타내고, k = 2 일 때 'B22'는 제22 공진부(22)의 서셉턴스를 나타낸다.
이 경우 제2 LC 공진부(20)의 입력 어드미턴스는 다음의 수식과 같이 정해진다.
Figure pat00018
Y2: 제2 LC 공진부의 입력 어드미턴스
L2: 제2 인덕터의 인덕턴스
C2: 제2 커패시터의 커패시턴스
ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
B2k: 제21 공진부의 서셉턴스 또는 제22 공진부의 서셉턴스
k: 1 또는 2
그리고 수학식 4를 기반으로 제2 인덕터(L2)의 인덕턴스와 제2 커패시터(C2)의 커패시턴스를 계산하면 다음의 수식과 같다.
Figure pat00019
Figure pat00020
L2: 제2 인덕터의 인덕턴스
C2: 제2 커패시터의 커패시턴스
ω1: 제1 통과대역의 주파수
ω2: 제2 통과대역의 주파수
B21: 제21 공진부의 서셉턴스
B22: 제22 공진부의 서셉턴스
수학식 5와 같이 제21 공진부(21)의 리액턴스(또는 서셉턴스)와 제22 공진부(22)의 리액턴스(또는 서셉턴스)를 기반으로, 제2 인덕터(L2)의 인덕턴스와 제2 커패시터(C2)의 커패시턴스를 결정할 수 있다.
또한 수학식 4에서 제2 LC 공진부(20)의 입력 어드미턴스(Y2) 식을 정리하면 다음의 수식과 같다.
Figure pat00021
Figure pat00022
Y2: 제2 LC 공진부의 입력 어드미턴스
L2: 제2 인덕터의 인덕턴스
C2: 제2 커패시터의 커패시턴스
ω2: 제2 LC 공진부의 공진주파수
ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
k: 1 또는 2
수학식 6에서 제2 LC 공진부(20)는 직렬 형태로 이루어진 제2 인덕터(L2)와 제2 커패시터(C2)의 공진주파수 인근에서 제2 저지대역을 갖게 되며, 해당 제2 저지대역에 위치한 신호가 감쇄된다.
정리하면, 제1 T형 단일 대역 정합 회로(101)는 제1 통과대역을 갖도록 제21 공진부(21)에 포함된 인덕터나 커패시터의 소자값이 결정되고, 제2 T형 단일 대역 정합 회로(102)는 제2 통과대역을 갖도록 제22 공진부(22)에 포함된 인덕터나 커패시터의 소자값이 결정된다. 그리고 이를 기반으로 T형 이중 대역 정합 회로(100)의 제2 LC 공진부(20)에 포함된 제2 인덕터(L2)와 제2 커패시터(C2)의 소자값이 결정된다. 이때 제2 인덕터(L2)와 제2 커패시터(C2)의 소자값에 따라 제2 LC 공진부(20)의 공진주파수가 결정됨으로서, 제2 저지대역을 결정할 수 있다.
이는 필요에 따라 제21 공진부(21) 및 제22 공진부(22)에 포함된 인덕터나 커패시터의 소자값을 변경하여 제1 T형 단일 대역 정합 회로(101) 및 제2 T형 단일 대역 정합 회로(102)를 설계하고, 이에 따라 제2 LC 공진부(20)에 포함된 제2 인덕터(L2)와 제2 커패시터(C2)의 소자값을 변경하여 T형 이중 대역 정합 회로(100)를 설계할 수 있으며, 그 결과에 따라 결정되는 제1 저지대역에 의해 해당 대역의 신호를 감쇄할 수 있음을 의미한다.
제3 LC 공진부(30)는 제1 LC 공진부(10)의 타단과 부하(40)가 위치한 출력단 사이에 위치하여 제1 LC 공진부(10)와 직렬 연결되고, 제3 인덕터(L3)와 제3 커패시터(C3)가 병렬 연결된 형태로 이루어진다.
이때, T형 이중 대역 정합 회로(100)에서 제3 LC 공진부(30)의 위치는, 제1 T형 단일 대역 정합 회로(101)의 제31 공진부(31) 및 제2 T형 단일 대역 정합 회로(102)의 제32 공진부(32)에 대응된다. 그리고 제3 인덕터(L3)의 인덕턴스와 제3 커패시터(C3)의 커패시턴스는 제31 공진부(31)의 리액턴스 및 제32 공진부(32)의 리액턴스를 기반으로 결정된다.
도 6에서 좌측에는 제3 LC 공진부(30)가 도시되었고, 우측에는 제3 LC 공진부(30)의 등가회로가 도시되었으며, 해당 등가회로의 리액턴스는 'X3k'와 같이 표현되었다. 이때 k는 1 또는 2의 값으로, k = 1일 때 'X31'은 제31 공진부(31)의 리액턴스를 나타내고, k = 2 일 때 'X32'는 제32 공진부(32)의 리액턴스를 나타낸다.
이 경우 제3 LC 공진부(30)의 입력 임피던스는 다음의 수식과 같이 정해진다.
Figure pat00023
Z3: 제3 LC 공진부의 입력 임피던스
L3: 제3 인덕터의 인덕턴스
C3: 제3 커패시터의 커패시턴스
ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
X3k: 제31 공진부의 리액턴스 또는 제32 공진부의 리액턴스
k: 1 또는 2
그리고 수학식 7을 기반으로 제3 인덕터(L3)의 인덕턴스와 제3 커패시터(C3)의 커패시턴스를 계산하면 다음의 수식과 같다.
Figure pat00024
Figure pat00025
L3: 제3 인덕터의 인덕턴스
C3: 제3 커패시터의 커패시턴스
ω1: 제1 통과대역의 주파수
ω2: 제2 통과대역의 주파수
X31: 제31 공진부의 리액턴스
X32: 제32 공진부의 리액턴스
즉 수학식 8과 같이 제31 공진부(31)의 리액턴스와 제32 공진부(32)의 리액턴스를 기반으로, 제3 인덕터(L3)의 인덕턴스와 제1 커패시터(C3)의 커패시턴스를 결정할 수 있다.
또한 수학식 7에서 제3 LC 공진부(30)의 입력 임피던스(Z3) 식을 정리하면 다음의 수식과 같다.
Figure pat00026
Figure pat00027
Z3: 제3 LC 공진부의 입력 임피던스
L3: 제3 인덕터의 인덕턴스
C3: 제3 커패시터의 커패시턴스
ω3: 제3 LC 공진부의 공진주파수
ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
k: 1 또는 2
수학식 9에서 제3 LC 공진부(30)는 병렬 형태로 이루어진 제3 인덕터(L3)와 제3 커패시터(C3)의 공진주파수 인근에서 제3 저지대역을 갖게 되며, 해당 제3 저지대역에 위치한 신호가 감쇄된다.
정리하면, 제1 T형 단일 대역 정합 회로(101)는 제1 통과대역을 갖도록 제31 공진부(31)에 포함된 인덕터나 커패시터의 소자값이 결정되고, 제2 T형 단일 대역 정합 회로(102)는 제2 통과대역을 갖도록 제32 공진부(32)에 포함된 인덕터나 커패시터의 소자값이 결정된다. 그리고 이를 기반으로 T형 이중 대역 정합 회로(100)의 제3 LC 공진부(30)에 포함된 제3 인덕터(L3)와 제3 커패시터(C3)의 소자값이 결정된다. 이때 제3 인덕터(L3)와 제3 커패시터(C3)의 소자값에 따라 제3 LC 공진부(30)의 공진주파수가 결정됨으로서, 제3 저지대역을 결정할 수 있다.
이는 필요에 따라 제31 공진부(31) 및 제32 공진부(32)에 포함된 인덕터나 커패시터의 소자값을 변경하여 제1 T형 단일 대역 정합 회로(101) 및 제2 T형 단일 대역 정합 회로(102)를 설계하고, 이에 따라 제3 LC 공진부(30)에 포함된 제3 인덕터(L3)와 제3 커패시터(C3)의 소자값을 변경하여 T형 이중 대역 정합 회로(100)를 설계할 수 있으며, 그 결과에 따라 결정되는 제3 저지대역에 의해 해당 대역의 신호를 감쇄할 수 있음을 의미한다.
이와 같이 본 발명의 T형 이중 대역 정합 회로(100)는 단일의 정합 회로임에도 제1 통과대역 및 제2 통과대역의 이중 통과대역을 가지며, 전체 회로를 소형화하고 제조 원가를 절감할 수 있다. 또한 필요에 따라 각 소자값을 변경하여 제1 저지대역, 제2 저지대역 및 제3 저지대역을 결정할 수 있어, 불필요한 고조파 및 혼변조 성분들을 감쇄시킬 수 있다.
한편, 본 명세서와 도면에 개시된 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다. 또한, 본 명세서와 도면에서 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다.
10: 제1 LC 공진부 11: 제11 공진부
12: 제12 공진부 20: 제2 LC 공진부
21: 제21 공진부 22: 제22 공진부
30: 제3 LC 공진부 31: 제31 공진부
32: 제32 공진부 40, 41, 42: 부하
100: T형 이중 대역 정합 회로 101: 제1 T형 단일 대역 정합 회로
102: 제2 T형 단일 대역 정합 회로

Claims (9)

  1. 제1 통과대역을 갖는 제1 T형 단일 대역 정합 회로 및 제2 통과대역을 갖는 제2 T형 단일 대역 정합회로의 소자값을 기반으로, 상기 제1 통과대역 및 상기 제2 통과대역을 갖도록 각 소자값이 정해지는 T형 이중 대역 정합 회로에 관한 것으로서,
    일단이 입력단에 직렬 연결되고, 제1 인덕터와 제1 커패시터가 병렬 연결된 형태이며, 제1 저지대역에 공진주파수를 갖는 제1 LC 공진부;
    상기 제1 LC 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되고, 제2 인덕터와 제2 커패시터가 직렬 연결된 형태이며, 제2 저지대역에 공진주파수를 갖는 제2 LC 공진부; 및
    상기 제1 LC 공진부의 타단과 출력단 사이에 위치하여 상기 제1 LC 공진부와 직렬 연결되고, 제3 인덕터와 제3 커패시터가 병렬 연결된 형태이며, 제3 저지대역에 공진주파수를 갖는 제3 LC 공진부;
    를 포함하는 것을 특징으로 하는 T형 이중 대역 정합 회로.
  2. 제1항에 있어서,
    상기 제1 T형 단일 대역 정합 회로는, 상기 제1 통과대역 주파수에서 동작하도록, 일단이 입력단에 직렬 연결된 제11 공진부, 상기 제11 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부, 상기 제11 공진부의 타단과 출력단 사이에 위치하여 상기 제11 공진부와 직렬 연결된 제31 공진부를 포함하고,
    상기 제2 T형 단일 대역 정합 회로는, 상기 제2 통과대역 주파수에서 동작하도록, 일단이 입력단에 직렬 연결된 제12 공진부, 상기 제12 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제22 공진부, 상기 제12 공진부의 타단과 출력단 사이에 위치하여 상기 제12 공진부와 직렬 연결된 제32 공진부를 포함하고,
    상기 제1 인덕터의 인덕턴스와 상기 제1 커패시터의 커패시턴스는 상기 제11 공진부의 리액턴스 및 상기 제12 공진부의 리액턴스를 기반으로 결정되고,
    상기 제2 인덕터의 인덕턴스와 상기 제2 커패시터의 커패시턴스는 상기 제21 공진부의 리액턴스 및 상기 제22 공진부의 리액턴스를 기반으로 결정되고,
    상기 제3 인덕터의 인덕턴스와 상기 제3 커패시터의 커패시턴스는 상기 제31 공진부의 리액턴스 및 상기 제32 공진부의 리액턴스를 기반으로 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
  3. 제2항에 있어서,
    상기 제1 인덕터의 인덕턴스와 상기 제1 커패시터의 커패시턴스는 다음의 수식을 이용해 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
    Figure pat00028

    Figure pat00029

    L1: 제1 인덕터의 인덕턴스
    C1: 제1 커패시터의 커패시턴스
    ω1: 제1 통과대역의 주파수
    ω2: 제2 통과대역의 주파수
    X11: 제11 공진부의 리액턴스
    X12: 제12 공진부의 리액턴스
  4. 제3항에 있어서,
    상기 제1 LC 공진부의 입력 임피던스는 다음의 수식을 이용해 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
    Figure pat00030

    Figure pat00031

    Z1: 제1 LC 공진부의 입력 임피던스
    L1: 제1 인덕터의 인덕턴스
    C1: 제1 커패시터의 커패시턴스
    ω1: 제1 LC 공진부의 공진주파수
    ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
    k: 1 또는 2
  5. 제2항에 있어서,
    상기 제2 인덕터의 인덕턴스와 상기 제2 커패시터의 커패시턴스는 다음의 수식을 이용해 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
    Figure pat00032

    Figure pat00033

    L2: 제2 인덕터의 인덕턴스
    C2: 제2 커패시터의 커패시턴스
    ω1: 제1 통과대역의 주파수
    ω2: 제2 통과대역의 주파수
    B21: 제21 공진부의 서셉턴스
    B22: 제22 공진부의 서셉턴스
  6. 제5항에 있어서,
    상기 제3 LC 공진부의 입력 임피던스는 다음의 수식을 이용해 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
    Figure pat00034

    Figure pat00035

    Y2: 제2 LC 공진부의 입력 어드미턴스
    L2: 제2 인덕터의 인덕턴스
    C2: 제2 커패시터의 커패시턴스
    ω2: 제2 LC 공진부의 공진주파수
    ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
    k: 1 또는 2
  7. 제2항에 있어서,
    상기 제3 인덕터의 인덕턴스와 상기 제3 커패시터의 커패시턴스는 다음의 수식을 이용해 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
    Figure pat00036

    Figure pat00037

    L3: 제3 인덕터의 인덕턴스
    C3: 제3 커패시터의 커패시턴스
    ω1: 제1 통과대역의 주파수
    ω2: 제2 통과대역의 주파수
    X31: 제31 공진부의 리액턴스
    X32: 제32 공진부의 리액턴스
  8. 제7항에 있어서,
    상기 제3 LC 공진부의 입력 임피던스는 다음의 수식을 이용해 결정되는 것을 특징으로 하는 T형 이중 대역 정합 회로.
    Figure pat00038

    Figure pat00039

    Z3: 제3 LC 공진부의 입력 임피던스
    L3: 제3 인덕터의 인덕턴스
    C3: 제3 커패시터의 커패시턴스
    ω3: 제3 LC 공진부의 공진주파수
    ωk: 제1 통과대역의 주파수 또는 제2 통과대역의 주파수
    k: 1 또는 2
  9. 제1 통과대역을 갖도록, 일단이 입력단에 연결된 제11 공진부, 상기 제11 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부, 상기 제11 공진부의 타단과 출력단 사이에 위치하여 상기 제11 공진부와 직렬 연결된 제31 공진부를 포함하는 제1 T형 단일 대역 정합 회로를 설계하는 단계;
    제2 통과대역을 갖도록, 일단이 입력단에 연결된 제11 공진부, 상기 제11 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되는 제21 공진부, 상기 제11 공진부의 타단과 출력단 사이에 위치하여 상기 제11 공진부와 직렬 연결된 제31 공진부를 포함하는 제2 T형 단일 대역 정합 회로를 설계하는 단계; 및
    일단이 입력단에 직렬 연결되고, 제1 인덕터와 제1 커패시터가 병렬 연결된 형태이며, 제1 저지대역에 공진주파수를 갖는 제1 LC 공진부, 상기 제1 LC 공진부의 타단으로부터 분로를 형성하여 입력단과 병렬 연결되고, 제2 인덕터와 제2 커패시터가 직렬 연결된 형태이며, 제2 저지대역에 공진주파수를 갖는 제2 LC 공진부, 상기 제1 LC 공진부의 타단과 출력단 사이에 위치하여 상기 제1 LC 공진부와 직렬 연결되고, 제3 인덕터와 제3 커패시터가 병렬 연결된 형태이며, 제3 저지대역에 공진주파수를 갖는 제3 LC 공진부를 포함하되, 상기 제1 인덕터의 인덕턴스와 상기 제1 커패시터의 커패시턴스는 상기 제11 공진부의 리액턴스 및 상기 제12 공진부의 리액턴스를 기반으로 결정되고, 상기 제2 인덕터의 인덕턴스와 상기 제2 커패시터의 커패시턴스는 상기 제21 공진부의 리액턴스 및 상기 제22 공진부의 리액턴스를 기반으로 결정되고, 상기 제3 인덕터의 인덕턴스와 상기 제3 커패시터의 커패시턴스는 상기 제31 공진부의 리액턴스 및 상기 제32 공진부의 리액턴스를 기반으로 결정되는 T형 이중 대역 정합 회로를 설계하는 단계;
    를 포함하는 것을 특징으로 하는 T형 이중 대역 정합 회로의 설계 방법.
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