JP3178271B2 - マイクロ波半導体集積回路および多段増幅回路 - Google Patents
マイクロ波半導体集積回路および多段増幅回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、マイクロ波半導体集
積回路および多段増幅回路に関し、さらに詳しくは、歩
留りが高く且つ多段増幅回路を小型に構成できるマイク
ロ波半導体集積回路およびそのマイクロ波半導体集積回
路を利用した多段増幅回路に関する。特に、通信機やコ
ードレス電話機の信号出力増幅回路などに有用である。
積回路および多段増幅回路に関し、さらに詳しくは、歩
留りが高く且つ多段増幅回路を小型に構成できるマイク
ロ波半導体集積回路およびそのマイクロ波半導体集積回
路を利用した多段増幅回路に関する。特に、通信機やコ
ードレス電話機の信号出力増幅回路などに有用である。
【０００２】
【従来の技術】図６は、従来の多段増幅回路の一例を示
す要部斜視図である。この多段増幅回路５００は、ワン
チップのマイクロ波半導体集積回路（ＭＭＩＣ；Ｍonol
ithic Ｍicrowave Integrated Ｃircuit）６１からな
る。図７は、上記多段増幅回路５００の回路図である。
前記マイクロ波半導体集積回路５１は、同一半導体基板
上に第１段のマイクロ波増幅器１１ａと第２段のマイク
ロ波増幅器１１ｂと第３段のマイクロ波増幅器１１ｃと
を形成したものである。第１段のマイクロ波増幅器１１
ａは、ＦＥＴ（Ｆield Ｅffect Ｔransistor）２ａとバ
イアス回路７ａとから構成されている。また、第２段の
マイクロ波増幅器１１ｂは、ＦＥＴ２ｂとバイアス回路
７ｂとから構成されている。また、第３段のマイクロ波
増幅器１１ｃは、ＦＥＴ２ｃとバイアス回路７ｃとから
構成されている。ゲートバイアス端子ＧＢおよびドレイ
ンバイアス端子ＤＢには、コンデンサＣおよびインダク
タＬが外部接続されている（図６では図示省略してい
る）。
す要部斜視図である。この多段増幅回路５００は、ワン
チップのマイクロ波半導体集積回路（ＭＭＩＣ；Ｍonol
ithic Ｍicrowave Integrated Ｃircuit）６１からな
る。図７は、上記多段増幅回路５００の回路図である。
前記マイクロ波半導体集積回路５１は、同一半導体基板
上に第１段のマイクロ波増幅器１１ａと第２段のマイク
ロ波増幅器１１ｂと第３段のマイクロ波増幅器１１ｃと
を形成したものである。第１段のマイクロ波増幅器１１
ａは、ＦＥＴ（Ｆield Ｅffect Ｔransistor）２ａとバ
イアス回路７ａとから構成されている。また、第２段の
マイクロ波増幅器１１ｂは、ＦＥＴ２ｂとバイアス回路
７ｂとから構成されている。また、第３段のマイクロ波
増幅器１１ｃは、ＦＥＴ２ｃとバイアス回路７ｃとから
構成されている。ゲートバイアス端子ＧＢおよびドレイ
ンバイアス端子ＤＢには、コンデンサＣおよびインダク
タＬが外部接続されている（図６では図示省略してい
る）。
【０００３】上記多段増幅回路５００では、マイクロ波
増幅器１１ａ，１１ｂ，１１ｃの順に出力電力レベルが
増大するので、ＦＥＴ２ａ，２ｂ，２ｃの順に総ゲート
幅Ｗを大きくしている。ここで、総ゲート幅Ｗとは、図
８に示すように、ＦＥＴ２ａのゲートパタンｇ，ソース
パタンｓ，ドレインパタンｄが形成されているとき、ゲ
ートフィンガー数Ｎ×単位ゲート幅Ｗｕをいう。ＦＥＴ
２ｂ，２ｃも同様である。
増幅器１１ａ，１１ｂ，１１ｃの順に出力電力レベルが
増大するので、ＦＥＴ２ａ，２ｂ，２ｃの順に総ゲート
幅Ｗを大きくしている。ここで、総ゲート幅Ｗとは、図
８に示すように、ＦＥＴ２ａのゲートパタンｇ，ソース
パタンｓ，ドレインパタンｄが形成されているとき、ゲ
ートフィンガー数Ｎ×単位ゲート幅Ｗｕをいう。ＦＥＴ
２ｂ，２ｃも同様である。
【０００４】図９は、従来の多段増幅回路の他例を示す
要部斜視図である。この多段増幅回路６００は、マイク
ロ波半導体集積回路６１と、バイアス回路７ｃと、外部
接続ＦＥＴ２ｃ（ケース入り）とを具備して構成されて
いる。前記バイアス回路７ｃは、前記マイクロ波半導体
集積回路６１の出力端子Ｔｏと前記外部接続ＦＥＴ２ｃ
のゲートの間の基板実装面に、バイアス抵抗Ｒ１，Ｒ２
およびコンデンサＣ１を配置して構成されている。前記
外部接続ＦＥＴ２ｃは、前記バイアス回路７ｃによりバ
イアスされてマイクロ波増幅器１１ｃとして作動し、前
記マイクロ波半導体集積回路６１の出力信号を増幅す
る。
要部斜視図である。この多段増幅回路６００は、マイク
ロ波半導体集積回路６１と、バイアス回路７ｃと、外部
接続ＦＥＴ２ｃ（ケース入り）とを具備して構成されて
いる。前記バイアス回路７ｃは、前記マイクロ波半導体
集積回路６１の出力端子Ｔｏと前記外部接続ＦＥＴ２ｃ
のゲートの間の基板実装面に、バイアス抵抗Ｒ１，Ｒ２
およびコンデンサＣ１を配置して構成されている。前記
外部接続ＦＥＴ２ｃは、前記バイアス回路７ｃによりバ
イアスされてマイクロ波増幅器１１ｃとして作動し、前
記マイクロ波半導体集積回路６１の出力信号を増幅す
る。
【０００５】図１０は、上記多段増幅回路６００の回路
図である。前記マイクロ波半導体集積回路６１は、同一
半導体基板上に第１段のマイクロ波増幅器１１ａと第２
段のマイクロ波増幅器１１ｂとを形成したものである。
第１段のマイクロ波増幅器１１ａは、ＦＥＴ２ａとバイ
アス回路７ａとから構成されている。また、第２段のマ
イクロ波増幅器１１ｂは、ＦＥＴ２ｂとバイアス回路７
ｂとから構成されている。ゲートバイアス端子ＧＢおよ
びドレインバイアス端子ＤＢには、コンデンサＣおよび
インダクタＬが外部接続されている（図９では図示省略
している）。
図である。前記マイクロ波半導体集積回路６１は、同一
半導体基板上に第１段のマイクロ波増幅器１１ａと第２
段のマイクロ波増幅器１１ｂとを形成したものである。
第１段のマイクロ波増幅器１１ａは、ＦＥＴ２ａとバイ
アス回路７ａとから構成されている。また、第２段のマ
イクロ波増幅器１１ｂは、ＦＥＴ２ｂとバイアス回路７
ｂとから構成されている。ゲートバイアス端子ＧＢおよ
びドレインバイアス端子ＤＢには、コンデンサＣおよび
インダクタＬが外部接続されている（図９では図示省略
している）。
【０００６】上記多段増幅回路６００では、マイクロ波
増幅器１１ａ，１１ｂ，１１ｃの順に出力電力レベルが
増大するので、ＦＥＴ２ａ，２ｂ，２ｃの順に総ゲート
幅Ｗを大きくしている。
増幅器１１ａ，１１ｂ，１１ｃの順に出力電力レベルが
増大するので、ＦＥＴ２ａ，２ｂ，２ｃの順に総ゲート
幅Ｗを大きくしている。
【０００７】
【発明が解決しようとする課題】上記従来の多段増幅回
路５００では、１チップ化により小型化できる利点があ
るが、マイクロ波半導体集積回路５１の歩留りが悪くな
る問題点がある。すなわち、図１１に示すように、ＦＥ
Ｔ（例えばガリウム砒素ＦＥＴ）の製造歩留りは、総ゲ
ート幅Ｗが大きくなるほど低下する。このため、総ゲー
ト幅Ｗが最大のＦＥＴ２ｃの製造歩留りに依存して、マ
イクロ波半導体集積回路５１の歩留りが低下してしまう
問題点がある。一方、上記従来の多段増幅回路６００で
は、総ゲート幅Ｗが最大のＦＥＴ２ｃを同一半導体基板
上に含まないため、マイクロ波半導体集積回路６１の歩
留りが改善される。また、最終段のＦＥＴ２ｃを取り替
えることにより、容易に出力電力レベルを変更できる。
しかし、ＦＥＴ２ｃおよびバイアス回路７ｃを基板実装
面に外付けするため、小型化できない問題点がある。そ
こで、この発明の目的は、歩留りが高く且つ多段増幅回
路を小型に構成できるマイクロ波半導体集積回路および
多段増幅回路を提供することにある。
路５００では、１チップ化により小型化できる利点があ
るが、マイクロ波半導体集積回路５１の歩留りが悪くな
る問題点がある。すなわち、図１１に示すように、ＦＥ
Ｔ（例えばガリウム砒素ＦＥＴ）の製造歩留りは、総ゲ
ート幅Ｗが大きくなるほど低下する。このため、総ゲー
ト幅Ｗが最大のＦＥＴ２ｃの製造歩留りに依存して、マ
イクロ波半導体集積回路５１の歩留りが低下してしまう
問題点がある。一方、上記従来の多段増幅回路６００で
は、総ゲート幅Ｗが最大のＦＥＴ２ｃを同一半導体基板
上に含まないため、マイクロ波半導体集積回路６１の歩
留りが改善される。また、最終段のＦＥＴ２ｃを取り替
えることにより、容易に出力電力レベルを変更できる。
しかし、ＦＥＴ２ｃおよびバイアス回路７ｃを基板実装
面に外付けするため、小型化できない問題点がある。そ
こで、この発明の目的は、歩留りが高く且つ多段増幅回
路を小型に構成できるマイクロ波半導体集積回路および
多段増幅回路を提供することにある。
【０００８】
【課題を解決するための手段】第１の観点では、この発
明は、同一半導体基板上にｎ（≧２）段のマイクロ波増
幅器を形成してなるマイクロ波半導体集積回路におい
て、第（ｎ＋１）段のマイクロ波増幅器として外部接続
されるＦＥＴ用のバイアス回路を内蔵したことを特徴と
するマイクロ波半導体集積回路を提供する。
明は、同一半導体基板上にｎ（≧２）段のマイクロ波増
幅器を形成してなるマイクロ波半導体集積回路におい
て、第（ｎ＋１）段のマイクロ波増幅器として外部接続
されるＦＥＴ用のバイアス回路を内蔵したことを特徴と
するマイクロ波半導体集積回路を提供する。
【０００９】第２の観点では、この発明は、上記構成の
マイクロ波半導体集積回路と、そのマイクロ波半導体集
積回路に内蔵されたバイアス回路によりバイアスされて
マイクロ波増幅器として作動し前記マイクロ波半導体集
積回路の出力信号を増幅する外部接続ＦＥＴとを具備
し、前記マイクロ波半導体集積回路に内蔵されるマイク
ロ波増幅器のＦＥＴのゲート幅よりも前記外部接続ＦＥ
Ｔのゲート幅が大きいことを特徴とする多段増幅回路を
提供する。第３の観点では、この発明は、上記構成の多
段増幅回路において、前記外部接続ＦＥＴを容易に取り
替え可能としたことを特徴とする多段増幅回路を提供す
る。第４の観点では、この発明は、上記構成の多段増幅
回路において、前記マイクロ波半導体集積回路と前記外
部接続ＦＥＴとを同一パッケージ内に組み込んだことを
特徴とする多段増幅回路を提供する。第５の観点では、
この発明は、上記構成の多段増幅回路において、前記バ
イアス回路を構成する抵抗を、外部接続可変抵抗器とし
たことを特徴とする多段増幅回路を提供する。
マイクロ波半導体集積回路と、そのマイクロ波半導体集
積回路に内蔵されたバイアス回路によりバイアスされて
マイクロ波増幅器として作動し前記マイクロ波半導体集
積回路の出力信号を増幅する外部接続ＦＥＴとを具備
し、前記マイクロ波半導体集積回路に内蔵されるマイク
ロ波増幅器のＦＥＴのゲート幅よりも前記外部接続ＦＥ
Ｔのゲート幅が大きいことを特徴とする多段増幅回路を
提供する。第３の観点では、この発明は、上記構成の多
段増幅回路において、前記外部接続ＦＥＴを容易に取り
替え可能としたことを特徴とする多段増幅回路を提供す
る。第４の観点では、この発明は、上記構成の多段増幅
回路において、前記マイクロ波半導体集積回路と前記外
部接続ＦＥＴとを同一パッケージ内に組み込んだことを
特徴とする多段増幅回路を提供する。第５の観点では、
この発明は、上記構成の多段増幅回路において、前記バ
イアス回路を構成する抵抗を、外部接続可変抵抗器とし
たことを特徴とする多段増幅回路を提供する。
【００１０】
【作用】上記第１の観点によるマイクロ波半導体集積回
路では、次段のマイクロ波増幅器として外部接続される
ＦＥＴ用のバイアス回路を内蔵した。これによれば、総
ゲート幅Ｗが最大のＦＥＴを同一半導体基板上に含まな
いため、マイクロ波半導体集積回路の歩留りが改善され
る。また、外部接続ＦＥＴ用のバイアス回路を基板実装
面に外付けする必要がないため、多段増幅回路を小型に
構成できるようになる。
路では、次段のマイクロ波増幅器として外部接続される
ＦＥＴ用のバイアス回路を内蔵した。これによれば、総
ゲート幅Ｗが最大のＦＥＴを同一半導体基板上に含まな
いため、マイクロ波半導体集積回路の歩留りが改善され
る。また、外部接続ＦＥＴ用のバイアス回路を基板実装
面に外付けする必要がないため、多段増幅回路を小型に
構成できるようになる。
【００１１】上記第２の観点による多段増幅回路では、
上記構成のマイクロ波半導体集積回路に、そのマイクロ
波半導体集積回路に内蔵されたバイアス回路によりバイ
アスされてマイクロ波増幅器として作動し前記マイクロ
波半導体集積回路の出力信号を増幅するＦＥＴを外部接
続した。また、前記マイクロ波半導体集積回路に内蔵さ
れるマイクロ波増幅器のＦＥＴのゲート幅よりも前記外
部接続ＦＥＴのゲート幅を大きくした。これによれば、
総ゲート幅Ｗが最大のＦＥＴを同一半導体基板上に含ま
ないため、マイクロ波半導体集積回路の歩留りが改善さ
れる。また、外部接続ＦＥＴ用のバイアス回路を基板実
装面に外付けする必要がないため、小型化することが出
来る。
上記構成のマイクロ波半導体集積回路に、そのマイクロ
波半導体集積回路に内蔵されたバイアス回路によりバイ
アスされてマイクロ波増幅器として作動し前記マイクロ
波半導体集積回路の出力信号を増幅するＦＥＴを外部接
続した。また、前記マイクロ波半導体集積回路に内蔵さ
れるマイクロ波増幅器のＦＥＴのゲート幅よりも前記外
部接続ＦＥＴのゲート幅を大きくした。これによれば、
総ゲート幅Ｗが最大のＦＥＴを同一半導体基板上に含ま
ないため、マイクロ波半導体集積回路の歩留りが改善さ
れる。また、外部接続ＦＥＴ用のバイアス回路を基板実
装面に外付けする必要がないため、小型化することが出
来る。
【００１２】上記第３の観点による多段増幅回路では、
上記構成の多段増幅回路における外部接続ＦＥＴを容易
に取り替え可能とした。これによれば、外部接続ＦＥＴ
の取り替えにより、出力電力レベルを容易に変更できる
ようになる。
上記構成の多段増幅回路における外部接続ＦＥＴを容易
に取り替え可能とした。これによれば、外部接続ＦＥＴ
の取り替えにより、出力電力レベルを容易に変更できる
ようになる。
【００１３】上記第４の観点による多段増幅回路では、
上記構成の多段増幅回路におけるマイクロ波半導体集積
回路と外部接続ＦＥＴとを同一のパッケージ内に組み込
んだ。これによれば、より小型化が可能となる。なお、
上記パッケージとしては、例えばセラミックやプラスチ
ック製のＤＩＰ（Ｄual In-line Ｐackage）やフラット
パック（flatpack）がある。
上記構成の多段増幅回路におけるマイクロ波半導体集積
回路と外部接続ＦＥＴとを同一のパッケージ内に組み込
んだ。これによれば、より小型化が可能となる。なお、
上記パッケージとしては、例えばセラミックやプラスチ
ック製のＤＩＰ（Ｄual In-line Ｐackage）やフラット
パック（flatpack）がある。
【００１４】上記第５の観点による多段増幅回路では、
前記バイアス回路を構成する抵抗を、外部接続可変抵抗
器とした。これによれば、外部接続ＦＥＴを取り替えた
ときに、可変抵抗器をドライバ等で操作してバイアス抵
抗を変化させて、バイアス点を容易に調整することが出
来る。
前記バイアス回路を構成する抵抗を、外部接続可変抵抗
器とした。これによれば、外部接続ＦＥＴを取り替えた
ときに、可変抵抗器をドライバ等で操作してバイアス抵
抗を変化させて、バイアス点を容易に調整することが出
来る。
【００１５】
【実施例】以下、図に示す実施例によりこの発明をさら
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
【００１６】−第１実施例− 図１は、この発明の第１実施例の多段増幅回路を示す要
部斜視図である。この多段増幅回路１００は、マイクロ
波半導体集積回路１と、外部接続ＦＥＴ２ｃ（ケース入
り）とを具備して構成されている。前記マイクロ波半導
体集積回路１は、バイアス回路７ｃを内蔵している。前
記外部接続ＦＥＴ２ｃは、前記バイアス回路７ｃにより
バイアスされてマイクロ波増幅器として作動し、前記マ
イクロ波半導体集積回路１の出力信号を増幅する。Ｔｏ
は出力端子であり、Ｐは配線パターンである。
部斜視図である。この多段増幅回路１００は、マイクロ
波半導体集積回路１と、外部接続ＦＥＴ２ｃ（ケース入
り）とを具備して構成されている。前記マイクロ波半導
体集積回路１は、バイアス回路７ｃを内蔵している。前
記外部接続ＦＥＴ２ｃは、前記バイアス回路７ｃにより
バイアスされてマイクロ波増幅器として作動し、前記マ
イクロ波半導体集積回路１の出力信号を増幅する。Ｔｏ
は出力端子であり、Ｐは配線パターンである。
【００１７】図２は、上記多段増幅回路１００の回路図
である。前記マイクロ波半導体集積回路１は、同一半導
体基板上に第１段のマイクロ波増幅器１１ａと第２段の
マイクロ波増幅器１１ｂとバイアス回路７ｃとを形成し
たものである。第１段のマイクロ波増幅器１１ａは、Ｆ
ＥＴ２ａとバイアス回路７ａとから構成されている。ま
た、第２段のマイクロ波増幅器１１ｂは、ＦＥＴ２ｂと
バイアス回路７ｂとから構成されている。前記バイアス
回路７ｃは、バイアス抵抗Ｒ１，Ｒ２およびコンデンサ
Ｃ１から構成されている。ゲートバイアス端子ＧＢおよ
びドレインバイアス端子ＤＢには、コンデンサＣおよび
インダクタＬが外部接続されている（図１では図示省略
している）。上記多段増幅回路１００では、ＦＥＴ２
ａ，２ｂ，２ｃの順に総ゲート幅Ｗを大きくしている。
である。前記マイクロ波半導体集積回路１は、同一半導
体基板上に第１段のマイクロ波増幅器１１ａと第２段の
マイクロ波増幅器１１ｂとバイアス回路７ｃとを形成し
たものである。第１段のマイクロ波増幅器１１ａは、Ｆ
ＥＴ２ａとバイアス回路７ａとから構成されている。ま
た、第２段のマイクロ波増幅器１１ｂは、ＦＥＴ２ｂと
バイアス回路７ｂとから構成されている。前記バイアス
回路７ｃは、バイアス抵抗Ｒ１，Ｒ２およびコンデンサ
Ｃ１から構成されている。ゲートバイアス端子ＧＢおよ
びドレインバイアス端子ＤＢには、コンデンサＣおよび
インダクタＬが外部接続されている（図１では図示省略
している）。上記多段増幅回路１００では、ＦＥＴ２
ａ，２ｂ，２ｃの順に総ゲート幅Ｗを大きくしている。
【００１８】上記多段増幅回路１００によれば、総ゲー
ト幅Ｗが最大のＦＥＴ２ｃを同一半導体基板上に含まな
いため、マイクロ波半導体集積回路１の歩留りが改善さ
れる。また、外部接続ＦＥＴ２ｃ用のバイアス回路７ｃ
を基板実装面に外付けする必要がないため、多段増幅回
路１００を小型に構成できるようになる。さらに、外部
接続ＦＥＴ２ｃは容易に取り替え可能なので、出力電力
レベルを容易に変更できるようになる。
ト幅Ｗが最大のＦＥＴ２ｃを同一半導体基板上に含まな
いため、マイクロ波半導体集積回路１の歩留りが改善さ
れる。また、外部接続ＦＥＴ２ｃ用のバイアス回路７ｃ
を基板実装面に外付けする必要がないため、多段増幅回
路１００を小型に構成できるようになる。さらに、外部
接続ＦＥＴ２ｃは容易に取り替え可能なので、出力電力
レベルを容易に変更できるようになる。
【００１９】なお、外部接続ＦＥＴ２ｃを取り替えたと
きに、ＦＥＴ２ｃのゲートバイアス端子ＧＢへの印加電
圧を変化させることでバイアス抵抗Ｒ１，Ｒ２を変化さ
せ、バイアス点を調整することが好ましい。
きに、ＦＥＴ２ｃのゲートバイアス端子ＧＢへの印加電
圧を変化させることでバイアス抵抗Ｒ１，Ｒ２を変化さ
せ、バイアス点を調整することが好ましい。
【００２０】−第２実施例− 図３は、この発明の第２実施例の多段増幅回路を示す斜
視図である。図４は、その回路図である。この多段増幅
回路２００は、上記第１実施例の多段増幅回路１００に
おけるバイアス回路７ｃのバイアス抵抗Ｒ１（バイアス
抵抗Ｒ２でもよい）を外部接続可変抵抗器ＶＲとしたも
のである。上記第２実施例の多段増幅回路２００によれ
ば、前記可変抵抗器ＶＲをドライバ等で操作してバイア
ス抵抗を変化させ、ＦＥＴ２ｃを取り替えたときにバイ
アス点を容易に調整することが出来る。
視図である。図４は、その回路図である。この多段増幅
回路２００は、上記第１実施例の多段増幅回路１００に
おけるバイアス回路７ｃのバイアス抵抗Ｒ１（バイアス
抵抗Ｒ２でもよい）を外部接続可変抵抗器ＶＲとしたも
のである。上記第２実施例の多段増幅回路２００によれ
ば、前記可変抵抗器ＶＲをドライバ等で操作してバイア
ス抵抗を変化させ、ＦＥＴ２ｃを取り替えたときにバイ
アス点を容易に調整することが出来る。
【００２１】−第３実施例− 図５は、この発明の第３実施例の多段増幅回路を示す要
部斜視図である。この多段増幅回路３００は、上記第１
実施例の多段増幅回路１００をプラスチック製のＤＩＰ
内に組み込んだものである。上記第３実施例の多段増幅
回路３００によれば、いっそうの小型化を図ることが出
来る。
部斜視図である。この多段増幅回路３００は、上記第１
実施例の多段増幅回路１００をプラスチック製のＤＩＰ
内に組み込んだものである。上記第３実施例の多段増幅
回路３００によれば、いっそうの小型化を図ることが出
来る。
【００２２】
【発明の効果】この発明のマイクロ波半導体集積回路お
よび多段増幅回路によれば、総ゲート幅の大きいＦＥＴ
を同一半導体基板上に含まないため、マイクロ波半導体
集積回路の歩留りを改善することが出来る。また、外部
接続ＦＥＴ用のバイアス回路を外付けする必要がないた
め、多段増幅回路を小型に構成できるようになる。
よび多段増幅回路によれば、総ゲート幅の大きいＦＥＴ
を同一半導体基板上に含まないため、マイクロ波半導体
集積回路の歩留りを改善することが出来る。また、外部
接続ＦＥＴ用のバイアス回路を外付けする必要がないた
め、多段増幅回路を小型に構成できるようになる。
【図１】この発明の第１実施例の多段増幅回路を示す要
部斜視図である。
部斜視図である。
【図２】図１の多段増幅回路の回路図である。
【図３】この発明の第２実施例の多段増幅回路を示す要
部斜視図である。
部斜視図である。
【図４】図３の多段増幅回路の回路図である。
【図５】この発明の第３実施例の多段増幅回路を示す要
部斜視図である。
部斜視図である。
【図６】従来の多段増幅回路の一例を示す要部斜視図で
ある。
ある。
【図７】図６の多段増幅回路の回路図である。
【図８】ＦＥＴのパタンを示す模式図である。
【図９】従来の多段増幅回路の他例を示す要部斜視図で
ある。
ある。
【図１０】図９の多段増幅回路の回路図である。
【図１１】ＦＥＴの総ゲート幅と製造歩留りとの関係を
示すグラフである。
示すグラフである。
１，２１ マイクロ波半導体集積回路 １００，２００，３００ 多段増幅回路 ２ａ，２ｂ，２ｃ ＦＥＴ ７ａ，７ｂ，７ｃ バイアス回路 １１ａ，１１ｂ，１１ｃ マイクロ波増幅器 Ｒ１，Ｒ２ バイアス抵抗 Ｃ１ コンデンサ ＶＲ 可変抵抗器 Ｃ 外付コンデンサ Ｌ 外付インダクタ Ｐ 配線パタン
Claims (5)
- 【請求項１】 同一半導体基板上にｎ（≧２）段のマイ
クロ波増幅器を形成してなるマイクロ波半導体集積回路
において、 第（ｎ＋１）段のマイクロ波増幅器として外部接続され
るＦＥＴ用のバイアス回路を内蔵したことを特徴とする
マイクロ波半導体集積回路。 - 【請求項２】 請求項１に記載のマイクロ波半導体集積
回路と、そのマイクロ波半導体集積回路に内蔵されたバ
イアス回路によりバイアスされてマイクロ波増幅器とし
て作動し前記マイクロ波半導体集積回路の出力信号を増
幅する外部接続ＦＥＴとを具備し、前記マイクロ波半導
体集積回路に内蔵されるマイクロ波増幅器のＦＥＴのゲ
ート幅よりも前記外部接続ＦＥＴのゲート幅が大きいこ
とを特徴とする多段増幅回路。 - 【請求項３】 請求項２に記載の多段増幅回路におい
て、前記外部接続ＦＥＴを容易に取り替え可能としたこ
とを特徴とする多段増幅回路。 - 【請求項４】 請求項２に記載の多段増幅回路におい
て、前記マイクロ波半導体集積回路と前記外部接続ＦＥ
Ｔとを同一パッケージ内に組み込んだことを特徴とする
多段増幅回路。 - 【請求項５】 請求項２から請求項４のいずれかに記載
の多段増幅回路において、前記バイアス回路を構成する
抵抗を、外部接続可変抵抗器としたことを特徴とする多
段増幅回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24323894A JP3178271B2 (ja) | 1994-10-07 | 1994-10-07 | マイクロ波半導体集積回路および多段増幅回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24323894A JP3178271B2 (ja) | 1994-10-07 | 1994-10-07 | マイクロ波半導体集積回路および多段増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107318A JPH08107318A (ja) | 1996-04-23 |
| JP3178271B2 true JP3178271B2 (ja) | 2001-06-18 |
Family
ID=17100899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24323894A Expired - Fee Related JP3178271B2 (ja) | 1994-10-07 | 1994-10-07 | マイクロ波半導体集積回路および多段増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178271B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101925321B1 (ko) * | 2017-01-23 | 2019-02-27 | 전남과학대학교 산학협력단 | 고액 분리장치 |
-
1994
- 1994-10-07 JP JP24323894A patent/JP3178271B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101925321B1 (ko) * | 2017-01-23 | 2019-02-27 | 전남과학대학교 산학협력단 | 고액 분리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08107318A (ja) | 1996-04-23 |
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