JPH11220344A - 高周波半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 高周波用半導体装置に用いられる基板の面積
を有効に活用して、チップサイズの低減を図る。 【構成】 半絶縁性ＧａＡｓ基板上に、前段ＦＥＴ７０
１と、後段ＦＥＴ７０２と、入力整合回路７０３と、段
間整合回路７０４と、出力整合回路７０５とが配設され
ている。各ＦＥＴ７０１，７０２には、それぞれゲート
バイアスパッド７１１，７２１、ドレインパッド７１
２，７２２、ソースパッド７１３，７２３が設けられて
いる。整合回路７０３，７０４，７０５は、それぞれス
パイラルインダクタ７３１，７４１，７５１、ＭＩＭキ
ャパシタ７３２，７４２，７４３，７５２等からなる。
後段ＦＥＴ７０２のソースパッド７２３は、ゲート電極
の長手方向とほぼ垂直方向にソース配線を引き出した上
で、後段ＦＥＴ７０２の両端部かつ半絶縁性ＧａＡｓ基
板の両端の部位２か所に配置されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信等に用
いられるＦＥＴをＧａＡｓなどの基板上に設けた高周波
用半導体装置に関し、特に、チップサイズの低減を可能
とするための対策に関するものである。

【０００２】

【従来の技術】近年、世界各国で多様な移動体通信シス
テムが検討されており、それぞれのシステムに対応した
送信用電力増幅デバイスが求められている。

【０００３】従来より、この分野の送信用電力増幅デバ
イスとして、ＧａＡｓＭＥＳＦＥＴやＪＦＥＴあるいは
ＨＢＴを用いたモジュール、一体型集積回路（以下ＭＭ
ＩＣと呼ぶ）の各種構成例が報告されている。例えば一
般的なＭＭＩＣの構造では、ＧａＡｓのバンドギャップ
が広く、常温においても真性ＧａＡｓの電気伝導度が低
いので、半絶縁性ＧａＡｓ基板が得られるということを
利用し、ＧａＡｓ基板上にトランジスタ、ダイオード等
の能動素子や、スパイラルインダクタ、インターディジ
タルキャパシタ、ＭＩＭキャパシタ，伝送線路，薄膜抵
抗等の受動素子を集積化して一体形成している。また、
IEEE GaAs IC sympo. tech. Digest pp.53-56 1993に開
示されるごとく、上述のような能動素子や受動素子を内
蔵するＭＭＩＣをパッケージ内部に形成し基板上に実装
したモジュール（マルチチップＩＣ）が報告されてい
る。そして、このＭＭＩＣやモジュールを基板上に実装
して、各種の用途に適用するようになされている。すな
わち、単体トランジスタと個別部品とを用いて組み上げ
たのでは、動作周波数が高くなると部品の取付位置の誤
差や部品自体の特性上のバラツキによってマイクロ波特
性の大きなバラツキを生ぜしめ、製造歩留まりを低下さ
せるが、このようなＭＭＩＣやモジュールを構成するこ
とによって、所定の特性を安定して発揮しうるようにな
されている。

【０００４】

【発明が解決しようとする課題】しかしながら、反面、
上記従来のＭＭＩＣやモジュールでは、下記のような問
題があった。すなわち、これらはある特定のシステムの
みに適合するよう設計されているために、動作周波数を
変えて使用すると満足できる特性が出せないことがあ
る。また、ＦＥＴの動作バイアス点あるいは動作級（た
とえばＡ級、Ｂ級など）の変更を外部より行なうことは
できない。例えば、上記IEEE GaAs IC sympo. tech. Di
gest pp.53-56 1993に示されるモジュールでは、すべて
の回路ブロックがパッケージ内部に形成されているため
外部から動作周波数や動作バイアス点の変更を行うこと
は不可能であった。

【０００５】特に、ＭＭＩＣやモジュールにおいて、Ｇ
ａＡｓ基板上に搭載されるコンデンサやインダクタンス
等の受動素子の占有面積が大きいために、特に高周波半
導体装置に汎用される高価なＧａＡｓ基板などのチップ
サイズが大きくなり、製造コストの低減が困難であると
いう問題があった。

【０００６】本発明は斯かる点に鑑みてなされたもので
あり、その主たる目的は、高価な基板を使用することが
多い高周波用半導体装置において、基板の面積を有効に
活用することにより、チップサイズの小型化と製造コス
トの低減とを図ることにある。

【０００７】

【課題を解決するための手段】本発明の第１の高周波半
導体装置は、基板上に、能動素子及び受動素子を一体的
に形成した集積回路を備えた高周波半導体装置におい
て、上記集積回路内に設けられゲート電極，ドレイン電
極及びソース電極からなる少なくとも１つのＦＥＴと、
上記集積回路内に設けられ上記ＦＥＴを通過する高周波
信号を整合するための整合回路と、上記ＦＥＴのゲート
電極の長手方向とほぼ垂直方向に引き出されたソース配
線と、上記ソース配線に接続され、上記ＦＥＴのゲート
電極の長手方向の両端に隣接しかつ上記基板の辺部に位
置する領域に配置されたソースパッドとを備えている。

【０００８】これにより、大きな面積を占有するソース
パッドがＦＥＴのゲート電極の長手方向の両端部かつ基
板の辺部に位置する領域に配置されているので、基板の
中央の領域に大きなスペースを生ぜしめることが可能と
なる。すなわち、基板の面積を小さくしても、より大き
なインダクタなどからなる整合回路を配置するスペース
が確保されるので、高周波半導体装置に使用される半絶
縁性ＧａＡｓ基板等の高価な化合物半導体基板に費やさ
れるコストが低減する。また、ソース接地を行なうため
に用いられる配線とワイヤとの接続長が短くなるので、
ソースインダクタが減小し、ＦＥＴの特性が向上する。

【０００９】上記第１の高周波半導体装置において、上
記ソースパッドを４か所以上に設けることにより、ソー
スパッドの配置場所が分散されるので、基板上のスペー
スがより有効に活用されることになる。

【００１０】上記第１の高周波半導体装置において、上
記ソースパッドのグラウンドを介して上記ＦＥＴのソー
ス電極を接地させておくことにより、ソースパッド用の
グラウンドとソース電極用のグラウンドとが共有化され
るので、基板上のスペースがさらに有効に活用されるこ
とになる。

【００１１】本発明の第２の高周波用半導体装置は、基
板上に、能動素子及び受動素子を一体的に形成した集積
回路とを備えた高周波半導体装置を前提とする。そし
て、高周波半導体装置に、上記集積回路内に設けられゲ
ート電極，ドレイン電極及びソース電極からなる少なく
とも１つのＦＥＴと、上記ＦＥＴのゲート電極の長手方
向とほぼ垂直方向に引き出されたソース配線と、上記ソ
ース配線に接続され、上記ＦＥＴの長手方向の両端に隣
接しかつ上記基板の両端部に位置する領域に配置された
ソースパッドと、上記集積回路内に設けられ上記ＦＥＴ
を通過する高周波信号を整合するための整合回路とを設
けるとともに、上記整合回路のコンデンサを、上記ソー
スパッドに隣接する領域に配置したものである。

【００１２】これにより、基板のグラウンドに接続され
る整合回路のコンデンサがソースパッドに隣接する領域
に配置されているので、整合回路の高周波信号をソース
パッドを介してグラウンドに逃すことが可能になる。し
たがって、コンデンサに別途グラウンドを設ける必要が
なくスペースが節約される。

【００１３】上記第２の高周波半導体装置において、上
記ＦＥＴを通過する高周波信号を整合するための整合回
路を上記ＦＥＴのゲート電極の長手方向の両側で上記Ｆ
ＥＴに隣接する領域に配置することにより、整合回路が
ソースパッド間のスペースに配置されるので、基板上の
スペースが有効に活用される。

【００１４】上記第１又は第３の高周波用半導体装置に
おいて、上記ＦＥＴのドレイン電極に接続され基板の１
辺部に配置される出力パッドと、上記基板の上記出力パ
ッドが配置された辺部とは異なる辺部に配置され、上記
ＦＥＴのドレイン電極に電源電圧を印加するための外付
け用ドレインパッドとをさらに備えることにより、外付
け用ドレインパッドが出力用パッドとは分けられて配置
されているので、インダクタやコンデンサを介して高周
波信号の電圧降下を生じることなく、ドレインへの電圧
が印加されることになる。

【００１５】本発明の第３の高周波用半導体装置は、基
板上に能動素子、整合回路素子が形成された高周波半導
体装置において、上記集積回路内に設けられゲート電
極，ドレイン電極及びソース電極からなる少なくとも１
つのＦＥＴと、上記ＦＥＴのドレイン電極に接続され基
板の１辺部に配置される出力パッドと、上記基板の上記
出力パッドが配置された辺部とは異なる辺部に配置さ
れ、上記ＦＥＴのドレイン電極に電源電圧を印加するた
めの外付け用ドレインパッドとを設ける構成としたもの
である。

【００１６】これにより、外付け用ドレインパッドが出
力用パッドとは分けられて配置されているので、インダ
クタやコンデンサを介して高周波信号の電圧降下を生じ
ることなく、ドレインへの電圧が印加されることにな
る。

【００１７】

【発明の実施の形態】以下、本発明の実施形態につい
て、説明する。

【００１８】（第１実施形態）まず、第１実施形態に係
る二段電力増幅器について、図１〜図６を参照しながら
説明する。

【００１９】図１は第１実施形態に係る二段電力増幅器
の構成を示すブロック図である。同図に示すように、本
実施形態に係る二段電力増幅器は、実装基板１００の上
にＭＭＩＣ１１０を実装し、さらに、ドレインバイアス
回路部１０１及びゲートバイアス回路部１０２を実装基
板１００上に実装して形成されている。この点が本実施
形態の特徴である。

【００２０】そして、上記ＭＭＩＣ１１０内には、入力
整合回路部１１１、前段ＦＥＴ１１２、段間整合回路部
１１３、後段ＦＥＴ１１４、出力整合回路１１５、前段
ＦＥＴゲートバイアス抵抗器１１６及び後段ＦＥＴゲー
トバイアス抵抗器１１７が配設されている。なお、本来
これらの全ての素子，回路部は整合に寄与し、整合回路
部の一部となるが、ここではその効果を明確に説明する
ため、このように呼ぶこととする。また、各符号１２
１、１２２、１２３、１２４、１２５、１２６、１２７
はそれぞれＭＭＩＣ１１０の前段ＦＥＴドレイン電圧供
給端子、後段ＦＥＴドレイン電圧供給端子、前段ＦＥＴ
ゲート電圧供給端子、後段ＦＥＴゲート電圧供給端子、
接地端子、信号入力端子、信号出力端子を示す。

【００２１】ここで、上記各整合回路の構成は、後述の
ように、図６Ａ，図６Ｂ，図６Ｃに示す通りである。

【００２２】従来のモジュール，ＭＭＩＣではこれらの
素子，回路部がすべてパッケージ内に集積されていたた
めに、外部より動作周波数や動作バイアス点を調整する
ことは困難であったが、本実施形態の構成では、以下に
説明するように、容易にそれらを行うことができる。

【００２３】例えば、ドレインバイアス回路部１０１の
インピーダンスは、ＦＥＴにとってのロードインピーダ
ンスあるいはソースインピーダンスに影響する因子であ
る。したがって、ドレインバイアス回路部１０１のイン
ピーダンスを変更することによって、動作周波数を変更
することができる。

【００２４】一方、整合回路を有しない、例えば単体の
ＦＥＴでこのような処理を行うと、整合条件が変わるた
めに整合回路全体を変更する必要が生じる虞れがある。
しかし、本実施形態では、ドレインバイアス回路部１０
１のインピーダンス変化量を予め考慮して３箇所の整合
回路部１１１，１１３，１１５が設計されているため、
ドレインバイアス回路部１０１のインピーダンスを変更
するだけで容易に異なる周波数で用いることが可能とな
る。

【００２５】以下、動作周波数の選定に応じ、整合条件
を満足させるべくインピーダンスの設定を行なうための
構成の例について説明する。

【００２６】図２Ａ及び図２Ｂは、それぞれ本実施形態
のドレインバイアス回路部１０１の構成の例を示す図で
あある。

【００２７】図２Ａに示す例では、高周波信号の伝達が
可能に構成された伝送線路であるストリップ線路２０
１，２０３とバイパスコンデンサ２０２，２０４とを用
いてドレインバイアス回路１０１を構成している。スト
リップ線路２０１，２０３は、一端がドレイン電源Ｖｄ
ｄに接続され他端がＭＭＩＣ１１０の前段及び後段ＦＥ
Ｔドレイン電圧供給端子１２１，１２２にそれぞれ接続
されている。そして、ストリップ線路２０１には、予め
保護膜となる表皮で覆われずに露出したコンデンサ取付
部が設けられており、当該ＭＭＩＣ１１０を使用する際
の動作周波数に応じて、バイパスコンデンサ２０２，２
０４の取付位置を決定して、整合条件を満足させる部位
に取り付けるように構成されている。具体的には、ドレ
インバイアス回路１０１のインピーダンスはＭＭＩＣ１
１０からバイパスコンデンサ２０２，２０４までのスト
リップ線路長Ｌ１，Ｌ２（図２Ａ参照）により決定さ
れ、これらはバイパスコンデンサ２０２，２０４の設置
位置を変更することにより容易に変更することができ
る。

【００２８】また、図２Ｂに示す例では、それぞれチッ
プインダクタ２０５，２０７と、バイパスコンデンサ２
０６，２０８とを１つずつ配置して、ドレインバイアス
回路１０１を構成している。各チップインダクタ２０
５，２０７は、一端がドレイン電源Ｖｄｄに接続され他
端がＭＭＩＣ１１０の前段又は後段ＦＥＴドレイン電圧
供給端子１２１，１２２に接続されるように取り付け可
能に構成されている。さらにチップインダクタ２０５，
２０７のドレイン電源側端と接地との間にバイパスコン
デンサ２０６，２０８を取り付けるためのインダクタ取
付部が設けられている。この例では、ドレインバイアス
回路１０１のインピーダンスはチップインダクタ２０
５，２０７のインダクタンス値により決定されるので、
当該ＭＭＩＣ１１０を使用する際の動作周波数に対して
適合するインダクタンス値を有するチップインダクタを
取り付けることによって、整合条件を満足させることが
できる。

【００２９】なお、ここで用いたバイパスコンデンサ２
０６，２０８はドレイン電源Ｖｄｄのインピーダンスあ
るいはその変動がＭＭＩＣ１１０内部のＦＥＴに影響を
与えないように挿入したものであるが、ドレイン電源Ｖ
ｄｄのインピーダンスとその変動を考慮し、ＦＥＴへの
影響が許容範囲に収まるようにＭＭＩＣ１１０を設計す
ることにより、バイパスコンデンサ２０６，２０８を省
略することは可能である。

【００３０】以上のように、本実施形態では、ドレイン
バイアス回路１０１をＭＭＩＣ１１０内ではなく、実装
基板１００内に形成したことにより、以下のような効果
が得られる。

【００３１】まず、ＭＭＩＣ１１０の内部に集積すると
困難であった動作周波数の変更処理も、ドレインバイア
ス回路部１０１を実装基板１００上に形成することによ
り容易に行えることとなる。

【００３２】また、ドレインバイアス回路部１０１をＭ
ＭＩＣ１１０内部から実装基板１００上に移すことによ
り、高価なＧａＡｓ基板を使用したＭＭＩＣ１１０のチ
ップ面積が削減でき、ＭＭＩＣ１１０自体のコストを低
減できることとなる。

【００３３】さらに、ドレインバイアス回路部１０１の
寄生抵抗は、ドレインバイアス回路部１０１をＭＭＩＣ
１１０内部に形成した場合に比べ大幅に削減されるた
め、電源電圧がドレインバイアス回路１０１による電圧
降下を受けることなくＦＥＴのドレイン電極に印加され
る。したがって、飽和出力特性の劣化が抑制され、利得
や効率の低下が従来のＭＭＩＣに比べ抑制されるので、
平均的に特性が向上するとともに、ＭＭＩＣ１１０の歩
留まりも向上することとなる。

【００３４】なお、本実施形態では、二段電力増幅器の
各段のドレインバイアス回路１０１を実装基板１００上
に形成したが、本発明はかかる実施形態に限定されるも
のではなく、少なくともいずれか一方が実装基板１００
上に形成されていればよい。１段あるいは３段以上の増
幅段を有する増幅器では、任意の１箇所或いは数箇所を
実装基板上に形成しても同様の効果を得ることができ
る。

【００３５】また、２段以上の増幅器においてストリッ
プ線路とバイパスコンデンサによるドレインバイアス回
路とチップインダクタとバイパスコンデンサあるいはチ
ップインダクタだけによるドレインバイアス回路を組み
合わせても同様の効果が得られる。

【００３６】ところで、図１に示すゲートバイアス回路
１０２もドレインバイアス回路部１０１と同様に整合条
件に影響を与えるが、ドレインバイアス回路部１０１の
みならずゲートバイアス回路部１０２においても高周波
での調整を行う必要が生じることは、反面、煩雑な処理
となる虞れもある。そこで、本実施形態では、ゲートバ
イアス回路部１０２では直流での調整のみを行い、高周
波的に影響を与えないように、ＭＭＩＣ内部にゲートバ
イアス抵抗器１１６，１１７を形成、配置し高周波的に
分離することにより、その影響を無視できるものとして
いる。図１に示す構成では、ゲートバイアス抵抗器１１
６，１１７を各ＦＥＴ１１２，１１４のゲート電極に接
続しているが、ゲート電極に直接接続せず、ゲート電極
に接続されたインダクタあるいは抵抗器に接続しても、
直流を伝達し、高周波を分離するという効果は当然得ら
れる。

【００３７】一方、このような構成を有する二段電力増
幅器においては、各段のＦＥＴゲート電圧供給端子１２
３，１２４に所望の電圧を印加することにより、動作バ
イアス点を変更することができる。ただし、ゲートバイ
アス調整のためだけに可変電圧源を用意し、特に第１実
施形態のように２箇所の調整箇所を個別に調整すること
は煩雑である場合もある。そこで、次に、固定電圧を供
給する電圧源と１箇所における抵抗値の調整で２箇所の
ＦＥＴの動作バイアス点調整を同時に行うことのできる
ゲートバイアス回路の構成について、以下に説明する。

【００３８】図３は、図１に示すゲートバイアス回路部
１０２の電気回路図である。同図に示すように、固定抵
抗器３０１，３０２と可変抵抗器３０３とがグラウンド
とゲート電源Ｖｇｇ間に直列に配置され、この電位差の
抵抗分割電位がＭＭＩＣ１１０のゲート電圧供給端子１
２３，１２４に与えられる構成になっている。ここで
は、上記ゲート電源Ｖｇｇが請求項８にいう第２ゲート
電源部であり、可変抵抗器３０３が第２抵抗部材であ
り、グラウンドが第１ゲート電源部であり、固定抵抗器
３０１（又は３０２）が第１抵抗部材に相当する。

【００３９】次に、本実施形態では、ゲートバイアス回
路１０２をＭＭＩＣ１１０内ではなく、実装基板１００
内に形成したことにより、以下のような効果が得られ
る。

【００４０】例えば、ＭＭＩＣ１１０内のＦＥＴがデプ
レッション型ＦＥＴであり、ゲート電源Ｖｇｇが負の電
位を供給するものである場合には、ＦＥＴのしきい値が
負側にばらついたときは可変抵抗器３０３の値を小さく
し、ゲートバイアス電位を負側に設定することにより信
号無入力時のドレイン電流（以下アイドル電流という）
を一定にすることができる。アイドル電流を一定にする
ことによる歩留りに対する効果は後述する。

【００４１】また、同じしきい値のＦＥＴに対しても可
変抵抗器３０３によりバイアス点を容易に変えることが
でき、例えばＡ級動作（５０％Ｉｄｓｓバイアス）やＢ
級動作（０％Ｉｄｓｓバイアス）を前段ＦＥＴ，後段Ｆ
ＥＴ個別に設定することも可能となる。この手段は可変
抵抗器により実現できるものであるが、これをＭＭＩＣ
内部に形成することは困難であり、本実施形態のように
実装基板上に実装することによりはじめて実現できるも
のとなる。

【００４２】なお、本実施形態では、ゲートバイアス回
路部１０２内に可変抵抗器３０３を配置したが、本発明
はかかる実施形態に限定されるものではなく、可変抵抗
値３０３が配置される部位を抵抗器取付部として、ＭＭ
ＩＣ１１０を実装基板１００上に組み込む際に、使用す
る動作周波数に適合した抵抗値を有する固定抵抗器を取
り付けるように構成してもよい。このような構成によっ
ても、本実施形態と同様な効果が得られるが、これもゲ
ートバイアス回路部１０２を実装基板１００上に実装す
ることによりはじめて実現できるものとなる。

【００４３】本実施形態では、ゲートバイアス変更によ
るＦＥＴのインピーダンス変化量を予め考慮して３箇所
の整合回路部１１１，１１３，１１５が設計されている
ため、容易に異なるゲートバイアス条件で用いることが
可能である。

【００４４】なお、ゲート電位を抵抗分割により与える
ゲートバイアス回路については一段或いは三段以上の増
幅段を有する電力増幅器においても同様の効果を得るこ
とができる。また、ゲートバイアス回路部を構成する全
ての回路素子を実装基板上に形成，実装する必要はな
く、少なくとも可変抵抗器もしくは固定抵抗器の取付部
を実装基板上に形成，実装し、それ以外の要素をＭＭＩ
Ｃ上に形成するように構成しても同様の効果を得ること
ができる。さらに、多段構成の電力増幅器では、任意の
数カ所のゲートバイアス端子についてゲートバイアス回
路部を設けることにより同様の効果が得られる。

【００４５】次に、本実施形態の効果について、図４，
図５を参照しながら説明する。

【００４６】図４は、前段ドレインバイアス回路のスト
リップ線路長を変えた場合の動作周波数可変性を示す周
波数特性図である。図４において、横軸は周波数（ＧＨ
ｚ）、縦軸は順方向利得Ｓ21（ｄＢ）をそれぞれ示す。
なお、入力電力は約０ｄＢｍである。図４に示される通
り、前段ドレインバイアス回路１０１のストリップ線路
長が１８ｍｍの場合、順方向利得Ｓ21の最大点は１．８
６ＧＨｚであったものが、ストリップ線路長を２ｍｍに
変更することにより順方向利得Ｓ21の最大点が２．１０
ＧＨｚに移動することがわかる。この作用は、後段ドレ
インバイアス回路においても同様である。したがって、
本発明の電力増幅器を用いれば実装基板上で電力増幅器
の高周波特性の調整を行うことができるので、実装基板
或いはＭＭＩＣを変更すること無く、動作周波数を変え
ることができる。言い換えると、ＭＭＩＣ及び実装基板
完成後に高周波調整ができることであり、実装基板の５
０Ωからのズレや接地不十分による不都合が生じた場合
でも迅速に対応できることとなる。また、電力増幅器設
計時のＭＭＩＣ及び実装基板の設計マージンが増大し、
短期間で実用化できることとなる。

【００４７】図５は、サンプル数２３個のＭＭＩＣに対
して、可変抵抗器３０３を用い、前段ＦＥＴ１１２及び
後段ＦＥＴ１１４のアイドル電流の和が一定（１５０ｍ
Ａ）となるよう調整を行った場合の電力増幅器の動作電
流のばらつきと、この処理を行わなかった場合の電力増
幅器の動作電流のばらつきとを示す図である。出力電力
は、２２ｄＢｍである。図５に示される通り、ゲートバ
イアス回路１０２の可変抵抗器３０３の１箇所を調整す
ることにより、ばらつきが緩和され、ＭＭＩＣと電力増
幅器の歩留りが向上し、そのコストが低減されることと
なる。また、ＦＥＴの動作級が容易に変更できることは
いうまでもない。

【００４８】さて、これまで述べたように、ドレインバ
イアス回路部１０１，ゲートバイアス回路部１０２を実
装基板上に設けることによりそれぞれの効果が得られる
が、この両者を併有することにより新たな効果を生じ
る。例えば、１．９ＧＨｚ帯で用いられるＰＨＳと呼ば
れる日本のデジタルコードレス電話のシステムでは、波
形歪が問題となるためＦＥＴはＡ級に近い動作で用いら
れる。一方、１．８８ＧＨｚ〜１．９ＧＨｚで用いられ
るＤＥＣＴと呼ばれるヨーロッパで用いられるデジタル
コードレス電話のシステムでは波形歪はそれほど問題で
はなく、効率の良好なＢ級に近い動作で用いられる。従
って、ドレインバイアス回路部，ゲートバイアス回路部
の両方が実装基板上に設けられている構成であれば動作
周波数及び動作級の異なる両者のシステムに対応するこ
とができる。

【００４９】以上詳細に述べたように、本実施形態の電
力増幅器の効果は、実装基板上での周波数調整を可能に
し、電圧降下による特性劣化を改善し、ＭＭＩＣのチッ
プ面積を削減し、電力増幅器の歩留まりを向上し、ＦＥ
Ｔの動作バイアス点を変更し、実装基板設計上のマージ
ンを増大させるというものであり、従来のＭＭＩＣおよ
びモジュールを用いた場合との比較を行うと表１のよう
になる。

【００５０】

【表１】

【００５１】ここで、従来のモジュールとは、チップ部
品，ＦＥＴなどの個別部品が実装されるためのパターン
が形成された基板をパッケージ内部に有するものを示し
ている。

【００５２】なお、ＦＥＴはＧａＡｓＭＥＳＦＥＴ以外
のＦＥＴでも同様の効果が得られる。

【００５３】ここで、本実施形態で用いた電源の電圧，
実装基板，ドレインバイアス回路部，ゲートバイアス回
路部，ＭＭＩＣを構成する各素子の素子値，特性を以下
にまとめる。

【００５４】図２に示すドレイン電源の電圧Ｖｄｄは
３．５Ｖである。また図３に示すゲート電源の電圧Ｖｇ
ｇは−４．７Ｖである。

【００５５】図１に示す実装基板１００は比誘電率２．
６、厚さ１ｍｍのテフロン基板である。

【００５６】図２に示すバイパスコンデンサ２０２，２
０４，２０６，２０８は１００ｐＦのチップコンデンサ
であり、ストリップ線路２０１，２０３は線路幅０．５
ｍｍで形成し、チップインダクタ２０６，２０８は１．
６ｍｍ×０．８ｍｍタイプのチップインダクタを用い
た。

【００５７】図３に示す固定抵抗器３０１，３０２はそ
れぞれ２．２ｋΩと１５０Ωのチップ抵抗器を用い、可
変抵抗器３０３の可変範囲は３００Ω〜５ｋΩである。

【００５８】図１に示す前段ＦＥＴ１１２及び後段ＦＥ
ＴはＧａＡｓＭＥＳＦＥＴであり、そのしきい値は−
３．０Ｖ、ゲート幅は前段ＦＥＴでは１ｍｍ、後段ＦＥ
Ｔでは４ｍｍである。また、前段ＦＥＴ１１２のゲート
バイアス抵抗器１１６は１ｋΩ、後段ＦＥＴ１１４のゲ
ートバイアス抵抗器１１７は２ｋΩである。

【００５９】図１に示す入力整合回路部１１１，段間整
合回路部１１３，出力整合回路部１１５の詳細は図６
Ａ，図６Ｂ，図６Ｃにそれぞれ示されるが、それぞれ信
号入力端子１２６と前段ＦＥＴゲート電極６１１間，前
段ＦＥＴドレイン電極６１２と後段ＦＥＴゲート電極６
１３間，後段ＦＥＴドレイン電極と信号出力端子１２７
間に配置され、コンデンサ６０１は１ｐＦ、インダクタ
６０２は６ｎＨ、コンデンサ６０３，６０４はそれぞれ
３ｐＦ，６ｐＦ、インダクタ６０５は５ｎＨ、インダク
タ６０６は３ｎＨ、コンデンサ６０７は２ｐＦである。

【００６０】また、整合に寄与しないため図示していな
いが、実装基板上にはそれぞれ１００ｐＦの入力結合コ
ンデンサ、出力結合コンデンサを実装し、図４及び図５
の測定を行った。

【００６１】（第２実施形態）次に、第２実施形態につ
いて説明する。

【００６２】図７は、本発明で用いた高周波半導体装置
であるＭＭＩＣのソースパッド配置を説明するためのＭ
ＭＩＣ７００の平面図であり、図８は、図７中の後段Ｍ
ＥＳＦＥＴ７０２の詳細を示したものである。半絶縁性
ＧａＡｓ基板上に２つのＭＥＳＦＥＴである前段ＦＥＴ
７０１と、後段ＦＥＴ７０２とが配設されており、さら
に前段ＦＥＴと入力パッド７０６との間には入力整合回
路７０３が配設され、前段ＦＥＴ７０１と後段ＦＥＴ７
０２との間には段間整合回路７０４が配設され、後段Ｆ
ＥＴ７０２と出力パッド７０７との間には出力整合回路
７０５が配設されている。

【００６３】上記各ＦＥＴ７０１，７０２には、それぞ
れゲートバイアスパッド７１１，７２１、ドレインパッ
ド７１２，７２２、ソースパッド７１３，７２３が付設
されている。また、上記各整合回路７０３，７０４，７
０５は、それぞれスパイラルインダクタ７３１，７４
１，７５１、ＭＩＭキャパシタ７３２，７４２，７４
３，７５２等で構成されている。

【００６４】ここで、本実施形態の特徴として、後段Ｆ
ＥＴ７０２のソースパッド７２３は、ゲート電極の長手
方向とほぼ垂直方向にソース配線を引き出した上で、後
段ＦＥＴ７０２の両端部かつ半絶縁性ＧａＡｓ基板の両
端の部位２か所に配置されている。このように配置する
ことで、ワイヤボンディング作業も円滑に行なうことが
できるとともに、確実に接地させることができ、かつ接
地を行うために用いられる配線とワイヤの接続長の短縮
によりソースインダクタンスが減少するため、ＦＥＴ７
０２の特性の向上を図ることができる。また、ソースパ
ッド７２３を半絶縁性ＧａＡｓ基板の隅の近傍に配置す
ることで、占有面積の大きいインダクタを半絶縁性Ｇａ
Ａｓ基板の内方に配置する余裕を生ぜしめることがで
き、半絶縁性ＧａＡｓ基板の有効利用による面積の縮小
を図ることができる。

【００６５】また、各キャパシタ７３２，７４２，７４
３，７５２をそれぞれソースパッド７１３，７２３に接
続したことにより、スペースの節約を図ることができ
る。

【００６６】また、ドレインから外部に出力を取り出す
ためのドレインパッド７２２を後段ＦＥＴ７０２のドレ
インから出力パッド１２７に向かう経路から外したの
で、インダクタ７５１を通過することによる電圧降下を
生じることなく電源電圧がドレイン電極に印加され、ド
レイン電極に入力される電圧のレベルの低下を可及的に
抑制することができる利点がある。

【００６７】また、図８に詳細構造を示すように、後段
ＦＥＴ７０２は、ゲート電極７２５の上にソース電極７
２６を積層し、さらにその上にドレイン電極７２７を積
層した構造となっているが、ゲート電極７２５とソース
電極７２６との引き出し方向を共通にしている。このよ
うにゲート電極７２５をソース側に引き出すことによ
り、ゲート−ドレイン間の容量の増大に起因する特性の
悪化を回避するようにしている。

【００６８】（第３実施形態）次に、第３実施形態に係
る二段電力増幅器について説明する。

【００６９】図９は、本実施形態の二段電力増幅器の構
成を示す電気回路図であり、図１に示した第１実施形態
に係るＭＭＩＣ１１０内にゲートバイアス設定用ＦＥＴ
９１１を付加し、さらにそのゲート端子９２１，ソース
端子９２２及びドレイン端子９２３を設けて、実装基板
１００上に実装するとともに、形成されるゲートバイア
ス回路部９０２の構成を変更したものである。ここで、
同図中における図１に示す符号と同じ符号を付した素
子、回路部は前述した素子、回路部と同一であり、同一
の構成，機能を有する。

【００７０】本実施形態におけるゲートバイアス設定用
ＦＥＴ９０２は、前段ＦＥＴ１１２及び後段ＦＥＴ１１
４と同一の拡散条件で、同一のチップ上に作製されるた
め、しきい値や相互コンダクタンス（ｇｍ）等のばらつ
きによる前段ＦＥＴ１１２及び後段ＦＥＴ１１４のアイ
ドル電流のばらつきと同様のばらつきを有することとな
る。また、温度依存性も同様となる。つまり、前段ＦＥ
Ｔ１１２及び後段ＦＥＴ１１４のアイドル電流が設定目
標値より大きい場合はゲートバイアス設定用ＦＥＴ９０
２のアイドル電流も大きく、逆に前段ＦＥＴ１１２及び
後段ＦＥＴ１１４のアイドル電流が設定目標値より小さ
い場合はゲートバイアス設定用ＦＥＴ９１１のアイドル
電流も小さくなる。すなわち、この相関関係を利用し、
以下に説明するように、第１実施形態で説明した効果に
加え、しきい値ばらつきや温度による前段ＦＥＴ１１２
及び後段ＦＥＴ１１４のアイドル電流のばらつきを抑圧
するようにしている。

【００７１】図１０は、図９に示すゲートバイアス回路
部９０２の構成とゲートバイアス回路部９０２とＭＭＩ
Ｃ１１０内のゲートバイアス設定用ＦＥＴ９１１との接
続関係とを示す電気回路図である。ゲートバイアス設定
用ＦＥＴ９１１のゲート端子９２１及びソース端子９２
２は負の電源Ｖｇｇに接続され、ドレイン端子９２３は
固定抵抗器１００２と可変抵抗器１００１とを介して接
地されている。また、前段ＦＥＴゲート電圧供給端子１
２３はゲートバイアス設定用ＦＥＴ９１１のドレイン端
子９２３に、後段ＦＥＴドレイン電圧供給端子１２４は
固定抵抗器１００２と可変抵抗器１００１との間の信号
線にそれぞれ接続されている。ここでは、上記ゲート電
源Ｖｇｇが請求項８にいう第１ゲート電源部であり、ゲ
ートバイアス設定用ＦＥＴ９１１が第１抵抗部材であり
（請求項１８参照）、グラウンドが第２ゲート電源部で
あり、可変抵抗器１００１が第２抵抗部材に相当する。

【００７２】この構成にすることにより、前段ＦＥＴ１
１２及び後段ＦＥＴ１１４のアイドル電流が過大な場
合、ゲートバイアス設定用ＦＥＴ９１１のドレイン電流
も多く流れるので、固定抵抗器１００２及び可変抵抗器
１００１による電圧降下が増大し、前段ＦＥＴ１１２及
び後段ＦＥＴ１１４のゲート電圧が下がり、それぞれの
アイドル電流が減少することとなる。したがって、アイ
ドル電流のばらつきを抑制することができる。一方、ア
イドル電流が過小な場合も、逆の作用によりアイドル電
流が増大するので、アイドル電流のばらつきを抑制する
ことができる。

【００７３】以上のようなアイドル電流のばらつきの抑
制効果は、具体的には、ゲートバイアス設定用ＦＥＴ９
１１のドレイン電流，固定抵抗器１００２及び可変抵抗
器１００１の値を適切に設定することにより実現でき
る。

【００７４】なお、前段ＦＥＴ１１２，後段ＦＥＴ１１
４のゲート電圧を個別に与えるため、固定抵抗器１００
２を挿入しているが、同一のゲート電圧でアイドル電流
設定を行うのであれば、固定抵抗器１００２を省略して
も良い。また、動作級の変更を行わないのであれば可変
抵抗器１００１を固定抵抗器としても良い。

【００７５】また、上記ゲートバイアス設定用ＦＥＴ９
１１と前段ＦＥＴゲート電圧供給端子１２３及び後段Ｆ
ＥＴゲート電圧供給端子１２４との配置関係は、図１０
に示す配置関係に限定されるものではなく、後段ＦＥＴ
ゲート電圧供給端子１２４と第２ゲート電源部との間に
ゲートバイアス設定用ＦＥＴ９１１のソース・ドレイン
を接続する（つまりＦＥＴ９１１を介設する）ととも
に、前段ＦＥＴ電圧供給端子１２３を可変抵抗器を介し
て第２ゲート電源部に接続してもよい。

【００７６】（第４実施形態）次に、第４実施形態につ
いて、図１１を参照しながら説明する。

【００７７】図１１に示すように、本実施形態に係る二
段電力増幅器のＭＭＩＣ１１０の構成は、上記第３実施
形態におけるＭＭＩＣ１１０の構成と同じである。本実
施形態では、ゲートバイアス回路部において、上記第３
実施形態と同じ構成に加え、ゲートバイアス設定用ＦＥ
Ｔ９１１のソースに固定抵抗器１１０１が挿入されてい
る。

【００７８】一般に、負の電源Ｖｇｇに流せる電流値に
は上限があるが、ゲートバイアス設定用ＦＥＴ９１１の
ゲート幅の設定が大きすぎると、図１０に示す上記第３
実施形態におけるゲートバイアス回路部の構成ではその
上限値を上回る電流が負の電源Ｖｇｇが流れ込む虞れが
ある。

【００７９】しかし、本実施形態の図１１に示す構成で
は、固定抵抗器１１０１による電圧降下を利用して、ゲ
ートバイアス設定用ＦＥＴ９１１のソース電圧をゲート
電圧より高くすることができる。したがって、ドレイン
電流を削減し、負の電源Ｖｇｇに流す電流を削減するこ
とができ、よって、信頼性が確保される。

【００８０】また、図９に示す基本的な構成では、ゲー
トバイアス設定用ＦＥＴ９１１のゲート端子９２１，ソ
ース端子９２２及びドレイン端子９２３と、前段ＦＥＴ
ゲート電圧供給端子１２３と、後段ＦＥＴゲート電圧供
給端子１２４とのすべてがＭＭＩＣ１１０の外部で実装
基板１００上に形成されているため、ゲートバイアス回
路部９０２で任意の回路を構成することができ、実際の
動作を確認しながらゲートバイアス設定用ＦＥＴの電流
値や各抵抗器の抵抗値の設定を行うことができるため、
ＭＭＩＣの設計マージンが増大することとなる。

【００８１】ところで、移動体通信機器では、小型化の
ため実装基板上の部品を少なくしたいという場合も多
い。このような場合には、以下に説明する図１２，図１
３，図１４に示す第５，第６，第７実施形態の構成にし
ても良い。

【００８２】（第５実施形態）図１２は、第５実施形態
に係るＭＭＩＣ１１０の一部及びゲートバイアス回路部
の構成を示す電気回路図である。本実施形態では、配置
されている部材は上記第４実施形態の図１０に示す回路
の構成のうち、ゲートバイアス設定用ＦＥＴ９１１のゲ
ート電極とソース電極とをＭＭＩＣ１１０の内部で接続
したものである。この構成により、実装基板１００上で
のそれらを接続するための作業が不要となり、かつＭＭ
ＩＣ１１０上のパッドが１箇所減少するので、ＭＭＩＣ
１１０のチップサイズを小さくすることができる。

【００８３】（第６実施形態）図１３は、第６実施形態
に係るＭＭＩＣ１１０の一部及びゲートバイアス回路部
の構成を示す電気回路図である。本実施形態では、図１
２に示す回路において実装基板１００上に実装されてい
た固定抵抗器１００２をＭＭＩＣ１１０内に集積し、前
段ＦＥＴゲート電圧供給端子と後段ＦＥＴゲート電圧供
給端子とをＭＭＩＣ１１０内に集積したものである。こ
の構成により、実装基板１００上でのそれらの実装，接
続が不要となり、ＭＭＩＣ１１０上のパッドをさらに２
箇所削減することができる。

【００８４】（第７実施形態）図１４は、第７実施形態
に係るＭＭＩＣ１１０の一部及びゲートバイアス回路部
の構成を示す電気回路図である。本実施形態では、図１
１に示す回路において実装基板１００上に実装されてい
た固定抵抗器１００２，１１０１をＭＭＩＣ上に集積
し、前段ＦＥＴゲート電圧供給端子と後段ＦＥＴゲート
電圧供給端子をＭＭＩＣ内に集積したものである。この
構成により、実装基板上でのそれらの実装，接続が不要
となり、図１１の構成と比較してＭＭＩＣ上のパッドを
３箇所削減することができる。

【００８５】なお、可変抵抗器１００１はＦＥＴの動作
級変更を行うためには実装基板１００上に実装すること
が必要であるが、例えば上記第４〜第７実施形態ではア
イドル電流のばらつきに対するアイドル電流変動を抑制
する効果があるため、動作級の変更を行わないのであれ
ば、これを固定抵抗器で構成し実装基板１００に実装す
るか、あるいはＭＭＩＣ１１０に集積しても良い。

【００８６】（第８実施形態）図１５は、第８実施形態
に係る二段電力増幅器の構成を示す電気回路図である。
本実施形態では、ゲートバイアス回路部をＭＭＩＣ１１
０内に集積している。すなわち、動作級の変更をしない
ことを前提としているので、可変抵抗器は設けていな
い。そして、ゲートバイアス設定用ＦＥＴ９１１のドレ
インと接地端子１２５との間に、２つの固定抵抗器１２
０１，１２０２を介設し、かつ各固定抵抗器１２０１，
１２０２間の信号線に後段ＦＥＴゲート電圧供給端子を
接続した構成を有している。

【００８７】本実施形態では、ゲートバイアス回路部は
標準的仕様にしてＭＭＩＣ１１０内に組み込み、ドレイ
ンバイアス回路部１０１は上記第１実施形態のように変
更可能な構成とすることで、最小限必要な部分のみ実装
基板１００上に搭載すればよく、簡素な構成で済む利点
がある。

【００８８】（第９実施形態）図１６は、第９実施形態
に係る二段電力増幅器の構成を示す電気回路図である。
本実施形態では、上記第８実施形態と同様にゲートバイ
アス回路部をＭＭＩＣ１１０内に集積するとともに、上
記第４実施形態の図１１に示す構成と同様に、ゲートバ
イアス設定用ＦＥＴ９１１のソースに固定抵抗器１１０
１が挿入されている。したがって、本実施形態では、簡
素な構成でアイドル電流のバラツキをより確実に抑制し
うる利点がある。

【００８９】なお、上記第３〜第９の実施形態におい
て、チップサイズは１ｍｍ×２ｍｍである。またデート
バイアス設定用ＦＥＴのゲート幅は５０μｍと５μｍの
２種である。

【００９０】

【発明の効果】本発明の高周波用半導体装置によれば、
ＭＭＩＣ内への各部材の配置の工夫により、高周波半導
体装置に使用される半絶縁性ＧａＡｓ基板等の高価な化
合物半導体基板に費やされるコストの低減を図ることが
できる。

【図面の簡単な説明】

【図１】第１実施形態における電力増幅器の構成を示す
ブロック図である。

【図２】第１実施形態におけるドレインバイアス回路部
の電気回路図である。

【図３】第１実施形態におけるゲートバイアス回路部の
電気回路図である。。

【図４】第１実施形態における動作周波数可変性を示す
周波数特性図である。

【図５】第１実施形態における歩留まり改善性を示す特
性分布図である。

【図６】第１実施形態における入力整合回路部、段間整
合回路部、出力整合回路部の電気回路図である。

【図７】第２実施形態におけるＭＭＩＣの平面図であ
る。

【図８】第２実施形態におけるＭＭＩＣに含まれるＭＥ
ＳＦＥＴの平面図である。

【図９】第３実施形態における電力増幅器の構成を示す
ブロック図である。

【図１０】第３実施形態におけるゲートバイアス回路部
の電気回路図である。

【図１１】第４実施形態におけるゲートバイアス回路部
の電気回路図である。

【図１２】第５実施形態におけるゲートバイアス回路部
の電気回路図である。

【図１３】第６実施形態におけるゲートバイアス回路部
の電気回路図である。

【図１４】第７実施形態におけるゲートバイアス回路部
の電気回路図である。

【図１５】第８実施形態における電力増幅器の構成を示
すブロック図である。

【図１６】第９の実施形態における電力増幅器の構成を
示すブロック図である。

【符号の説明】

１００ 実装基板 １０１ ドレインバイアス回路部 １０２ ゲートバイアス回路部 １１０ ＭＭＩＣ １１１ 入力整合回路部 １１２ 前段ＦＥＴ １１３ 段間整合回路部 １１４ 後段ＦＥＴ １１５ 出力整合回路部 １１６ ゲートバイアス抵抗器 １１７ ゲートバイアス抵抗器 １２１ 前段ＦＥＴドレイン電圧供給端子 １２２ 後段ＦＥＴドレイン電圧供給端子 １２３ 前段ＦＥＴゲート電圧供給端子 １２４ 後段ＦＥＴゲート電圧供給端子 １２５ 接地端子 １２６ 信号入力端子 １２７ 信号出力端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上に、能動素子及び受動素子を一体
   的に形成した集積回路を備えた高周波半導体装置におい
   て、 上記集積回路内に設けられゲート電極，ドレイン電極及
   びソース電極からなる少なくとも１つのＦＥＴと、 上記集積回路内に設けられ上記ＦＥＴを通過する高周波
   信号を整合するための整合回路と、 上記ＦＥＴのゲート電極の長手方向とほぼ垂直方向に引
   き出されたソース配線と、 上記ソース配線に接続され、上記ＦＥＴのゲート電極の
   長手方向の両端に隣接しかつ上記基板の辺部に位置する
   領域に配置されたソースパッドとを備えたことを特徴と
   する高周波半導体装置。
2. 【請求項２】 請求項１記載の高周波半導体装置におい
   て、 上記ソースパッドは、４か所以上に設けられていること
   を特徴とする高周波半導体装置。
3. 【請求項３】 請求項１又は２記載の高周波半導体装置
   において、 上記ソースパッドのグラウンドを介して上記ＦＥＴのソ
   ース電極が接地されていることを特徴とする高周波半導
   体装置。
4. 【請求項４】 基板上に、能動素子及び受動素子を一体
   的に形成した集積回路とを備えた高周波半導体装置にお
   いて、 上記集積回路内に設けられゲート電極，ドレイン電極及
   びソース電極からなる少なくとも１つのＦＥＴと、 上記ＦＥＴのゲート電極の長手方向とほぼ垂直方向に引
   き出されたソース配線と、 上記ソース配線に接続され、上記ＦＥＴの長手方向の両
   端に隣接しかつ上記基板の両端部に位置する領域に配置
   されたソースパッドと、 上記集積回路内に設けられ上記ＦＥＴを通過する高周波
   信号を整合するための整合回路とを備えるとともに、 上記整合回路のコンデンサは、上記ソースパッドに隣接
   する領域に配置されていることを特徴とする高周波半導
   体装置。
5. 【請求項５】 請求項４記載の高周波半導体装置におい
   て、 上記ＦＥＴを通過する高周波信号を整合するための整合
   回路が、上記ＦＥＴのゲート電極の長手方向の両側で上
   記ＦＥＴに隣接する領域に配置されていることを特徴と
   する高周波半導体装置。
6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
   の高周波半導体装置において、 上記ＦＥＴのドレイン電極に接続され基板の１辺部に配
   置される出力パッドと、 上記基板の上記出力パッドが配置された辺部とは異なる
   辺部に配置され、上記ＦＥＴのドレイン電極に電源電圧
   を印加するための外付け用ドレインパッドとをさらに備
   えたことを特徴とする高周波半導体装置。
7. 【請求項７】 基板上に能動素子、整合回路素子が形成
   された高周波半導体装置において、 上記集積回路内に設けられゲート電極，ドレイン電極及
   びソース電極からなる少なくとも１つのＦＥＴと、 上記ＦＥＴのドレイン電極に接続され基板の１辺部に配
   置される出力パッドと、 上記基板の上記出力パッドが配置された辺部とは異なる
   辺部に配置され、上記ＦＥＴのドレイン電極に電源電圧
   を印加するための外付け用ドレインパッドとを備えたこ
   とを特徴とする高周波半導体装置。