JP2000068757A - アナログ増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】高利得かつ低歪みなアナログ増幅器を提供す
る。 【解決手段】それぞれ１個のトランジスタよりなるｎ個
（ｎは２以上の整数）の増幅器１０５ａ−１０５（ｎ−
１）、１０７を有し、第ｋ段（ｋは１≦ｋ≦ｎ−１を満
たす整数）の増幅器１０５ｋの出力を第（ｋ＋１）段の
増幅器１０５（ｋ＋１）に入力し、第１段の増幅器１０
５ａに入力されたアナログ信号を増幅して第ｎ段の増幅
器１０７から出力する。第１段から第（ｎ−１）段まで
の増幅器１０５ａ−１０５（ｎ−１）はバイポーラトラ
ンジスタからなり、第ｎ段の増幅器１０７は電界効果ト
ランジスタからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアナログ増幅回路に
関する。

【０００２】

【従来の技術】現在のアナログ増幅回路は２段またはそ
れ以上のトランジスタで構成されている。

【０００３】その一例として、特開平８−２２２９７３
号公報に記載されている増幅回路がある。この増幅回路
においては、図７（Ａ）に示すように、増幅器の各段に
用いられるトランジスタは全て電界効果トランジスタ７
０である。また、図７（Ｂ）に示すように、各段を構成
する電界効果トランジスタ７０は整合回路７１を介して
相互に接続されることもある。

【０００４】あるいは、従来の増幅回路においては、図
８（Ａ）に示すように、すべての段がバイポーラトラン
ジスタ８０で構成されることも多い。図８（Ｂ）に示す
ように、この増幅回路においても、各段を構成するバイ
ポーラトランジスタ８０は整合回路８１を介して相互に
接続されることもある。

【０００５】また、特開平８−２９３７４６号公報が開
示する増幅回路においては、出力段の電界効果トランジ
スタと整合回路とをボンディングワイヤで結線すること
を開示している。

【０００６】

【発明が解決しようとする課題】バイポーラトランジス
タは電界効果トランジスタに比べ、線形利得が大きいと
いう特徴を持つが、電界効果トランジスタに比べ歪みが
大きいという特性を持つ。このため、バイポーラトラン
ジスタのみでアナログ増幅回路を形成すると、利得は大
きいが、歪みに弱いパワーアンプとなる。逆に、電界効
果トランジスタのみでアナログ増幅回路を形成すると、
歪み特性は良好だが、利得はバイポーラトランジスタか
らなるアナログ増幅回路よりも低いというアナログ増幅
回路となる。

【０００７】このように、電界効果トランジスタ又はバ
イポーラトランジスタのみからなる従来のアナログ増幅
回路は次のような問題点を有するものであった。

【０００８】第１の問題点は、バイポーラトランジスタ
で構成された増幅器を多数段並べてアナログ増幅回路を
構成した場合は、電界効果トランジスタで構成された増
幅器を多数段並べたアナログ増幅回路に比べ歪みが大き
くなる、という点である。

【０００９】その理由は、電界効果トランジスタに比べ
歪みの大きいバイポーラトランジスタを最終段の増幅器
に用いているからである。

【００１０】第２の問題点は、電界効果トランジスタで
構成された増幅器を多数段並べてアナログ増幅回路を構
成した場合は、バイポーラトランジスタで構成された増
幅器を多数段並べたアナログ増幅回路に比べ利得が小さ
くなる、という点である。

【００１１】その理由は、バイポーラトランジスタに比
べ利得の小さいバイポーラトランジスタを初段の増幅器
に用いているからである。

【００１２】本発明はこのような従来のアナログ増幅回
路の問題点に鑑みてなされたものであり、利得が大き
く、かつ、歪みが小さいアナログ増幅回路を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するた
め、請求項１は、それぞれ１個のトランジスタよりなる
ｎ個（ｎは２以上の整数）の増幅器を有し、第ｋ段（ｋ
は１≦ｋ≦ｎ−１を満たす整数）の増幅器の出力を第
（ｋ＋１）段の増幅器に入力し、第１段の増幅器に入力
されたアナログ信号を増幅して第ｎ段の増幅器から出力
するアナログ増幅回路であって、第１段から第（ｎ−
１）段までの各増幅器はバイポーラトランジスタからな
り、第ｎ段の増幅器は電界効果トランジスタからなるも
のであることを特徴とするアナログ増幅回路を提供す
る。

【００１４】請求項２に記載されているように、第１段
から第（ｎ−１）段までの増幅器はバイポーラトランジ
スタを線形領域で動作させるものであり、第ｎ段の増幅
器は電界効果トランジスタを飽和領域で動作させるもの
であることが好ましい。

【００１５】増幅器が２段である場合、初段にバイポー
ラトランジスタ、終段に電界効果トランジスタを用いる
とともに、初段のバイポーラトランジスタを線形領域で
動作させることにより、電界効果トランジスタを用いる
場合に比べ、高利得を得ることができる。さらに、終段
に電界効果トランジスタを用いることにより、バイポー
ラトランジスタを用いる場合に比べ、歪みが低い出力信
号を得ることができる。これはバイポーラトランジスタ
が電界効果トランジスタに比べ高利得であること、逆
に、電界効果トランジスタはバイポーラトランジスタに
比べ低歪みであるという特性を利用したものである。

【００１６】図９にヘテロバイポーラトランジスタ（以
下「ＨＢＴ」と呼ぶ）とシリコンの電界効果トランジス
タ（以下「Ｓｉ−ＭＯＳＦＥＴ」と呼ぶ）の相互変調歪
み（以下「ＩＭ」と呼ぶ）の特性を示す。

【００１７】ＨＢＴは現在ＩＳ−９５規格においてパワ
ーアンプに用いられている唯一のデバイスである。図中
の矢印は２波入力時の利得が１ｄＢ圧縮されたポイント
を示している。この点では、３次のＩＭが基本波の出力
に対して、デバイスによらず、一定の値を採ることが知
られている。このポイントで５次のＩＭを比較すると、
図９に示したように、Ｓｉ−ＭＯＳＦＥＴの方がＨＢＴ
に比べ５次の歪みが低いという特性が得られている。

【００１８】また、狭帯域符号分割多元接続方式（以下
「Ｎ−ＣＤＭＡ」と呼ぶ）における変調信号をＳｉ−Ｍ
ＯＳＦＥＴとＨＢＴに入力した場合の隣接チャネル漏洩
電力（以下「ＡＣＰＲ」と呼ぶ）の特性を図１０に示
す。

【００１９】この場合においても、利得が１ｄＢ圧縮さ
れたポイントで両者を比較すると、Ｎ−ＣＤＭＡにおい
て９００ｋＨｚ離調の隣接チャネル漏洩電力はほぼ等し
いが、１．９８ＭＨｚ離調の隣接チャネル漏洩電力はＳ
ｉ−ＭＯＳＦＥＴの方が低い。

【００２０】このように電界効果トランジスタはバイポ
ーラトランジスタに比べ、特に、高次の歪み特性が良好
であると言うことができる。これらの事実に鑑みて、終
段の増幅器の歪み特性を重視する場合には、バイポーラ
トランジスタよりも電界効果トランジスタの方が適して
いると考えられるため、両者の長所を組み合わせること
により、高利得かつ低歪みなアナログ増幅器を形成する
ことができる。

【００２１】請求項３に記載されているように、第（ｎ
−１）段の増幅器の出力は少なくとも一個のインピーダ
ンス整合回路を介して第ｎ段の増幅器に入力することが
好ましい。

【００２２】第（ｎ−１）段の増幅器と第ｎ段の増幅器
との間にインピーダンス整合回路を挿入してこれらの増
幅器間のインピーダンス整合を図ることにより、これら
の増幅器間の損失を最小限に抑えることができる。

【００２３】請求項４に記載されているように、第（ｋ
−１）段（ｋは１≦ｋ≦ｎ−１を満たす整数）の増幅器
の出力は少なくとも一個のインピーダンス整合回路を介
して第ｋ段の増幅器に入力することが好ましい。

【００２４】第（ｋ−１）段の増幅器と第ｋ段の増幅器
との間にインピーダンス回路を挿入することにより、各
段間のインピーダンス整合を図ることができ、利得を最
大にすることができる。

【００２５】請求項５に記載されているように、第１段
の増幅器への入力を少なくとも一個のインピーダンス整
合回路を介して行い、かつ、第ｎ段の増幅器からの出力
を少なくとも一個のインピーダンス整合回路を介して行
うことが好ましい。

【００２６】このような構成により、本アナログ増幅回
路の入出力インピーダンスの整合を図ることができ、ト
ランジスタの性能を向上させることが可能である。ま
た、その入出力の整合は利得を重視する利得整合、出力
を重視する出力整合又は雑音特性を重視する雑音整合な
ど様々な形態をとることができ、利用目的に応じたアナ
ログ増幅回路を形成することができる。

【００２７】請求項６に記載されているように、第１段
乃至第ｎ段のｎ個の増幅器は同一の半導体基板上に形成
することが好ましい。

【００２８】このように、同一半導体基板上に全ての増
幅器を形成することにより、アナログ増幅回路の小型化
及び低コスト化を図ることができる。

【００２９】この場合、請求項７に記載されているよう
に、ｎ個の増幅器はＢｉ−ＣＭＯＳプロセスにより形成
することが可能である。

【００３０】請求項８に記載されているように、第１段
乃至第ｎ段のｎ個の増幅器を同一の半導体基板上に設置
し、かつ、該半導体基板上にインピーダンス整合回路を
設置することが好ましい。

【００３１】このような構成により、アナログ増幅回路
に一旦入力した高周波信号は途中で外部に出ることはな
く、出力端子から増幅された状態で出力されるため、ロ
スが少ない、整合回路を接続するためのボンディングワ
イヤが不要である、半導体基板の外部に整合回路を設け
る必要がなくなる、などの利点を得ることができる。

【００３２】この場合、請求項９に記載されているよう
に、インピーダンス整合回路は増幅器と同一のプロセス
により形成することが可能である。

【００３３】半導体基板としては、請求項１０に記載さ
れているように、シリコン基板、ガリウム砒素基板又は
インジウム燐基板より選ばれた何れかの基板を用いるこ
とが好ましい。

【００３４】以上のアナログ増幅回路は、請求項１１に
記載されているように、携帯電話その他の移動体通信装
置において、マイクロ波帯のアナログ信号を増幅する回
路としても使用することが可能である。。

【００３５】

【発明の実施の形態】以下、本発明に係るアナログ増幅
回路の実施形態について図面を参照して説明する。

【００３６】図１に本発明に係るアナログ増幅回路の第
一の実施形態を示す。

【００３７】本実施形態に係るアナログ増幅回路は第一
増幅回路１０６と第二増幅回路１１０とからなり、全体
としては、それぞれ１個のトランジスタからなるｎ個の
増幅器からなっている。

【００３８】第一増幅回路１０６は、それぞれ１個のバ
イポーラトランジスタからなる（ｎ−１）個の増幅器１
０５ａ、１０５ｂ、−−、１０５ｋ、１０５（ｋ＋
１）、−−、１０５（ｎ−１）を入力端子１０３と出力
端子１０４との間に直列に接続して構成されている。す
なわち、第一増幅回路１０６においては、第ｋ段（１≦
ｋ≦ｎ−１）の出力端子１０１が第（ｋ＋１）段の入力
端子１０２と接続している。

【００３９】第二増幅回路１１０は、入力端子１０８
と、出力端子１０９と、これら双方の端子の間に接続さ
れた第ｎ段の増幅器としての電界効果トランジスタ１０
７と、からなっている。

【００４０】第一増幅回路１０６の出力端子１０４は第
二増幅回路１１０の入力端子１０８に接続している。

【００４１】高周波信号は第一増幅回路１０６の入力端
子１０３から本アナログ増幅回路に入力し、第一増幅回
路１０６で増幅された後、出力端子１０４から出力さ
れ、出力端子１０４に接続している入力端子１０８から
第二増幅回路１１０に入力され、第二増幅回路１１０で
増幅された後、出力端子１０９から出力される。

【００４２】次いで、本発明に係るアナログ増幅回路の
第二の実施形態を以下に説明する。第二の実施形態に係
るアナログ増幅回路は図１に示した第一の実施形態に係
るアナログ増幅回路と同一の構成を有しているが、第二
の実施形態においては、ｎ個のトランジスタのうち、第
一増幅回路１０６の（ｎ−１）個のバイポーラトランジ
スタ１０５ａ、−−、１０５（ｎ−１）をパワー特性の
線形領域で動作させ、第二増幅回路１１０の１個の電界
効果トランジスタ１０７をパワー特性の飽和領域で動作
させることを特徴としている。

【００４３】この第二の実施形態によっても、第一の実
施形態と同様に、高周波信号は入力端子１０３から本ア
ナログ増幅回路に入力され、第一増幅回路１０６で増幅
される。このとき、第一増幅回路１０６のバイポーラト
ランジスタ１０５ａ、−−、１０５（ｎ−１）をパワー
特性の線形領域で動作させることにより出力信号の歪み
を極力抑えることができる。この場合、第一増幅回路１
０６にはバイポーラトランジスタを用いているため、電
界効果トランジスタを用いた場合に比べ、高い利得を得
ることができる。

【００４４】第一増幅回路１０６で増幅された信号は出
力端子１０４から出力され、入力端子１０８から第二増
幅回路１１０に入力される。第二増幅回路１１０は高出
力及び高効率を得るため、パワー特性の飽和領域で動作
させる。

【００４５】第二増幅回路１１０は飽和領域で用いられ
るため、第二増幅回路１１０に入力された信号は歪んで
出力端子１０９から出力されることになるが、この場
合、第二増幅回路１１０として電界効果トランジスタを
用いているため、バイポーラトランジスタを用いた場合
に比べ、出力信号の歪み、特に、高次の歪みは最低限に
抑えることができる。

【００４６】図２は本発明に係るアナログ増幅回路の第
３の実施形態を示す。

【００４７】本実施形態に係るアナログ増幅回路におい
ては、第一の実施形態における第一増幅回路１０６と同
一の構成を有する第一増幅回路２０４と、同じく第一の
実施形態における第二増幅回路１１０と同一の構成を有
する第二増幅回路２０７との間にインピーダンス整合回
路２０３が接続されている。

【００４８】すなわち、本実施形態に係るアナログ増幅
回路においては、第一端子２０１及び第二端子２０２を
有する１個のインピーダンス整合回路２０３が設けられ
ており、第一増幅回路２０４における第（ｎ−１）段の
増幅器２０５の出力端子２０６がインピーダンス整合回
路２０３の第一端子２０１と接続しており、インピーダ
ンス整合回路２０３の第二端子２０２が第二増幅回路２
０７を形成する第ｎ段の増幅器２０８の入力端子２０９
に接続している。

【００４９】インピーダンス整合回路２０３を第一増幅
回路２０４と第二増幅回路２０７との間に挿入して各増
幅回路間のインピーダンス整合をとることにより、第一
増幅回路２０４と第二増幅回路２０７との間の損失を最
小限に抑えることができ、本アナログ増幅回路の高性能
化を図ることができる。

【００５０】なお、本実施形態においては、第一増幅回
路２０４と第二増幅回路２０７との間に挿入されたイン
ピーダンス整合回路２０３の個数は１であるが、インピ
ーダンス整合回路２０３の個数は１には限定されない。
２以上のインピーダンス整合回路２０３を用いることが
できる。

【００５１】図３は本発明に係るアナログ増幅回路の第
４の実施形態の構成を示す。

【００５２】本実施形態に係るアナログ増幅回路は、図
２に示した第３の実施形態に係るアナログ増幅回路の構
成の他に、第一増幅回路を構成する各増幅器の間にそれ
ぞれ挿入されているインピーダンス整合回路を備えてい
る。

【００５３】すなわち、本実施形態に係るアナログ増幅
回路は、第一端子３０１及び第二端子３０２を有するイ
ンピーダンス整合回路３０３を複数個有しており、第一
の実施形態における第一増幅回路１０６と同一の構成を
有する第一増幅回路３０４の第（ｋ−１）段（１≦ｋ≦
ｎ−１）を構成する増幅器３０５の出力端子３０６がイ
ンピーダンス整合回路３０３の第一端子３０１と接続し
ており、インピーダンス整合回路３０３の第二端子３０
２が第ｋ段の増幅器３０７の入力端子３０８に接続して
いることを特徴としている。

【００５４】インピーダンス整合回路３０３を第一増幅
回路３０４の各増幅器の間にも挿入し、各段間のインピ
ーダンス整合をとることによって、第一増幅回路３０４
の利得を最大限に得ることができる。

【００５５】なお、本実施形態においては、各段間に挿
入されるインピーダンス整合回路の個数は１であるが、
２以上のインピーダンス整合回路を挿入することも可能
である。

【００５６】図４は、本発明に係るアナログ増幅回路の
第５の実施形態の構成を示す。本実施形態に係るアナロ
グ増幅回路は図１に示した第一の実施形態に係るアナロ
グ増幅回路の構成に加えて、第一増幅回路の入力側及び
第二増幅回路の出力側に接続された二つのインピーダン
ス整合回路４０３、４０６を備えている。

【００５７】すなわち、本実施形態に係るアナログ増幅
回路は、図１に示した第一の実施形態に係るアナログ増
幅回路における第一増幅回路１０６及び第二増幅回路１
１０とそれぞれ同一の構成を有する第一増幅回路４０７
及び第二増幅回路４０９と、第一端子４０１及び第二端
子４０２を有する第一インピーダンス整合回路４０３
と、第一端子４０４及び第二端子４０５を有する第二イ
ンピーダンス整合回路４０６とを備えており、第一増幅
回路４０７の入力端子４０８が第一インピーダンス整合
回路４０３の第二端子４０２と接続しており、第二増幅
回路４０９の出力端子４１０が第二インピーダンス整合
回路４０６の第一端子４０４と接続していることを特徴
としている。

【００５８】高周波信号は第一インピーダンス整合回路
４０３の第一端子４０１から第一インピーダンス整合回
路４０３を介して第一増幅回路４０７に入力され、第一
増幅回路４０７及び第二増幅回路４０９で増幅され、第
二インピーダンス整合回路４０６でインピーダンス整合
された後、第二インピーダンス整合回路４０６の第二端
子４０５から出力される。

【００５９】本実施形態に係るアナログ増幅回路の構成
により、アナログ増幅回路の入出力インピーダンスの整
合を行うことができ、トランジスタの持つ能力を最大限
に引き出すことが可能となる。

【００６０】また、その入出力整合は、利得を重視する
利得整合、出力パワーを重視する出力整合、雑音特性を
重視する雑音整合などさまざまな形態をとることが可能
であるので、利用目的に応じた高性能なアナログ増幅回
路を形成することができる。

【００６１】図５は本発明に係るアナログ増幅回路の第
６の実施形態の構成を示す。本実施形態に係るアナログ
増幅回路は、図１に示した第一の実施形態に係るアナロ
グ増幅回路と同一の構成に加えて、半導体基板外に設置
されたインピーダンス整合回路５０３を備えている。

【００６２】すなわち、本実施形態に係るアナログ増幅
回路は、ｎ個の増幅器５０１ａ、５０１ｂ、−−、５０
１ｎを設置した１個の半導体基板５０２と、半導体基板
５０２の外部に設置されたインピーダンス整合回路５０
３とを備えている。

【００６３】同一半導体基板５０２上にすべてのトラン
ジスタを形成することにより、アナログ増幅回路の小型
化及び低コスト化を図ることができる。

【００６４】なお、本実施形態においては、同一半導体
基板上にバイポーラトランジスタと電界効果トランジス
タとを同時に形成することが必要になるが、それは既に
ロジック系のＩＣにおいて実用化されているＢｉ−ＣＭ
ＯＳプロセスを応用することで可能となる。

【００６５】図６は本発明に係るアナログ増幅回路の第
７の実施形態の構成を示す。本実施形態に係るアナログ
増幅回路は、図２に示した第三の実施形態に係るアナロ
グ増幅回路の構成に加えて、図４に示した第五の実施形
態と同様に、第一増幅回路の入力側及び第二増幅回路の
出力側に接続された二つのインピーダンス整合回路を備
えており、かつ、これらは単一の半導体基板上に形成さ
れている。

【００６６】すなわち、本実施形態に係るアナログ増幅
回路は、図１に示した第一の実施形態に係るアナログ増
幅回路における第一増幅回路１０６及び第二増幅回路１
１０とそれぞれ同一の構成を有する第一増幅回路６０１
及び第二増幅回路６０２と、第一端子６１１及び第二端
子６１２を有する第一インピーダンス整合回路６０３
と、第一端子６１３及び第二端子６１４を有する第二イ
ンピーダンス整合回路６０４と、第一端子６１５及び第
二端子６１６を有する第三インピーダンス整合回路６０
５とを備えており、第一増幅回路６０１、第二増幅回路
６０２、第一乃至第三インピーダンス整合回路６０３、
６０４、６０５は全て単一の半導体基板６０６上に形成
されている。

【００６７】第一インピーダンス整合回路６０３の第一
端子６１１は第一増幅回路６０１の第（ｎ−１）段の増
幅器の出力端子６１７と接続しており、第二端子６１２
は第二増幅回路６０２を形成する第ｎ段の増幅器の入力
端子６１８と接続している。また、第一増幅回路６０１
の入力端子６１９が第二インピーダンス整合回路６０４
の第二端子６１４と接続しており、第二増幅回路６０２
の出力端子６２０が第三インピーダンス整合回路６０５
の第一端子６１５と接続している。

【００６８】本実施形態に係るアナログ増幅器は第一乃
至第三インピーダンス整合回路６０３、６０４、６０５
を同一半導体基板６０６上に形成することによって、本
アナログ増幅器に一旦入力された高周波信号は途中外部
に出ることなく出力端子から増幅されて出力される。こ
のため、ロスが少ない、途中で整合回路を接続するため
に用いるボンディングワイヤが不要になる、半導体基板
外にインピーダンス整合回路を設ける必要がなくなる、
などのメリットがある。

【００６９】半導体基板上において作製するインピーダ
ンス整合回路の例として、スパイラルインダクタと金属
−絶縁体−金属コンデンサによるＬＣマッチングの形態
をとる場合、あるいは、マイクロストリップ線路による
スタブの形態をとる場合などが上げられる。いずれの場
合もトランジスタを形成するプロセスを用いることで作
製可能である。

【００７０】また、本実施形態においては、インピーダ
ンス整合回路も含めてアナログ増幅器を作製することに
なるため、アナログ増幅回路全体としての小型化や低コ
スト化を図ることができる他に、インピーダンス整合回
路も含めた特性予想を容易に行えることになり、デバイ
スの高性能化を図れることになる。

【００７１】また、インピーダンス整合回路を半導体基
板の外部に形成する必要がないために、利用者にとって
も扱いやすい増幅器となる。

【００７２】本発明に係るアナログ増幅回路の第８の実
施形態を以下に示す。本実施形態に係るアナログ増幅回
路は、図６及び図７にそれぞれ示した第６及び第７の実
施形態に係るアナログ増幅回路と同一の構成をゆうして
いるが、半導体基板として、シリコン基板、ガリウム砒
素基板またはインジウム隣基板から選ばれたいずれかの
基板を用いることを特徴としている。

【００７３】シリコン基板については低コスト、ガリウ
ム砒素基板またはインジウム隣基板については高性能な
デバイスと良質な受動素子を形成しやすいという利点が
ある。

【００７４】以上述べた第１乃至第８の実施形態に係る
アナログ増幅回路はマイクロ波帯のアナログ信号の増幅
に使用することができる。これは携帯電話等の移動体通
信において、パワーアンプには高出力、高効率、高利得
の他に低歪みという要求がさらに強くなってきているた
め、上記の実施形態における高利得かつ低歪みなアナロ
グ増幅器は有効な手段の一つになると考えられるためで
ある。

【００７５】

【発明の効果】以上のように、本発明に係るアナログ増
幅回路によれば、終段以外の増幅器、すなわち、第一増
幅回路にバイポーラトランジスタを用いるため、高利得
の動作が可能であり、かつ、終段の増幅器、すなわち、
第二増幅回路に電界効果トランジスタを用いるため、高
出力であっても歪みの低い増幅作用が可能である。従っ
て、従来のアナログ増幅器に比べ、高利得かつ低歪み動
作のアナログ増幅器を構成することができる。

【図面の簡単な説明】

【図１】本発明に係るアナログ増幅回路の第一及び第二
の実施形態のブロック図である。

【図２】本発明に係るアナログ増幅回路の第三の実施形
態のブロック図である。

【図３】本発明に係るアナログ増幅回路の第四の実施形
態のブロック図である。

【図４】本発明に係るアナログ増幅回路の第五の実施形
態のブロック図である。

【図５】本発明に係るアナログ増幅回路の第六の実施形
態のブロック図である。

【図６】本発明に係るアナログ増幅回路の第七の実施形
態のブロック図である。

【図７】バイポーラトランジスタからなる従来型のモノ
リシックマイクロ波集積回路増幅器のブロック図であ
る。

【図８】電界効果トランジスタからなる従来型のモノリ
シックマイクロ波集積回路増幅器のブロック図である。

【図９】Ｓｉ−ＭＯＳＦＥＴとＨＢＴの９５０．００／
９５０．０５ＭＨｚの２トーン信号による相互変調歪み
特性を示すグラフである。

【図１０】Ｓｉ−ＭＯＳＦＥＴとＨＢＴの９５０ＭＨｚ
帯Ｎ−ＣＤＭＡ方式におけるＡＣＰＲ特性を示すグラフ
である。

【符号の説明】

７０ 電界効果トランジスタ ７１ 整合回路 ８０ バイポーラトランジスタ ８１ 整合回路 １０１ 出力端子 １０２ 入力端子 １０３ 入力端子 １０４ 出力端子 １０５ａ−１０５（ｎ−１） バイポーラトランジスタ １０６ 第一増幅回路 １０７ 電界効果トランジスタ １０８ 入力端子 １０９ 出力端子 １１０ 第二増幅回路 ２０３ インピーダンス整合回路 ２０４ 第一増幅回路 ２０７ 第二増幅回路 ３０３ インピーダンス整合回路 ３０４ 第一増幅回路 ３０５、３０７ バイポーラトランジスタ ４０３、４０６ インピーダンス整合回路 ４０７ 第一増幅回路 ４０９ 第二増幅回路 ５０１ａ−５０１ｎ 増幅器 ５０２ 半導体基板 ５０３ インピーダンス整合回路 ６０１ 第一増幅回路 ６０２ 第二増幅回路 ６０３ 第一インピーダンス整合回路 ６０４ 第二インピーダンス整合回路 ６０５ 第三インピーダンス整合回路 ６０６ 半導体基板

Claims (11)

【特許請求の範囲】
1. 【請求項１】 それぞれ１個のトランジスタよりなるｎ
   個（ｎは２以上の整数）の増幅器を有し、 第ｋ段（ｋは１≦ｋ≦ｎ−１を満たす整数）の増幅器の
   出力を第（ｋ＋１）段の増幅器に入力し、第１段の増幅
   器に入力されたアナログ信号を増幅して第ｎ段の増幅器
   から出力するアナログ増幅回路であって、 第１段から第（ｎ−１）段までの各増幅器はバイポーラ
   トランジスタからなり、第ｎ段の増幅器は電界効果トラ
   ンジスタからなるものであることを特徴とするアナログ
   増幅回路。
2. 【請求項２】 前記第１段から第（ｎ−１）段までの増
   幅器は前記バイポーラトランジスタを線形領域で動作さ
   せるものであり、前記第ｎ段の増幅器は前記電界効果ト
   ランジスタを飽和領域で動作させるものであることを特
   徴とする請求項１に記載のアナログ増幅回路。
3. 【請求項３】 前記第（ｎ−１）段の増幅器の出力を少
   なくとも一個のインピーダンス整合回路を介して前記第
   ｎ段の増幅器に入力することを特徴とする請求項１又は
   ２に記載のアナログ増幅回路。
4. 【請求項４】 前記第（ｋ−１）段（ｋは１≦ｋ≦ｎ−
   １を満たす整数）の増幅器の出力を少なくとも一個のイ
   ンピーダンス整合回路を介して前記第ｋ段の増幅器に入
   力することを特徴とする請求項１又は２に記載のアナロ
   グ増幅回路。
5. 【請求項５】 第１段の増幅器への入力を少なくとも一
   個のインピーダンス整合回路を介して行い、かつ、前記
   第ｎ段の増幅器からの出力を少なくとも一個のインピー
   ダンス整合回路を介して行うことを特徴とする請項１乃
   至４の何れか一項に記載のアナログ増幅回路。
6. 【請求項６】 前記第１段乃至第ｎ段のｎ個の増幅器を
   同一の半導体基板上に設置したことを特徴とする請求項
   １乃至５の何れか一項に記載のアナログ増幅回路。
7. 【請求項７】 前記ｎ個の増幅器はＢｉ−ＣＭＯＳプロ
   セスにより形成されるものであることを特徴とする請求
   項６に記載のアナログ増幅回路。
8. 【請求項８】 前記第１段乃至第ｎ段のｎ個の増幅器を
   同一の半導体基板上に設置し、かつ、該半導体基板上に
   前記インピーダンス整合回路を設置したことを特徴とす
   る請求項３乃至５の何れか一項に記載のアナログ増幅回
   路。
9. 【請求項９】 前記インピーダンス整合回路は前記増幅
   器と同一のプロセスにより形成されるものであることを
   特徴とする請求項８に記載のアナログ増幅回路。
10. 【請求項１０】 前記半導体基板としてシリコン基板、
    ガリウム砒素基板又はインジウム燐基板より選ばれた何
    れかの基板を用いることを特徴とする請求項６乃至９の
    何れか一項に記載のアナログ増幅回路。
11. 【請求項１１】 請求項１乃至１０の何れか一項に記載
    のアナログ増幅回路をマイクロ波帯のアナログ信号を増
    幅する回路として使用することを特徴とする移動体通信
    装置。