JPS5924196Y2 - Fetスイツチ回路 - Google Patents
Fetスイツチ回路Info
- Publication number
- JPS5924196Y2 JPS5924196Y2 JP1978052991U JP5299178U JPS5924196Y2 JP S5924196 Y2 JPS5924196 Y2 JP S5924196Y2 JP 1978052991 U JP1978052991 U JP 1978052991U JP 5299178 U JP5299178 U JP 5299178U JP S5924196 Y2 JPS5924196 Y2 JP S5924196Y2
- Authority
- JP
- Japan
- Prior art keywords
- switch circuit
- fet
- fet switch
- circuit diagram
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
本考案は電界効果トランジスタ(FET)を用いたスイ
ッチ回路において、高調波歪を除去したスイッチ回路に
関する。
ッチ回路において、高調波歪を除去したスイッチ回路に
関する。
第1図は従来のFETスイッチ回路を2個用いた減衰器
の回路図である。
の回路図である。
図において、FETスイッチ回路はFET7(または9
)、そのドレイン・ゲート間に接続されたバイアス抵抗
器11(または13)および一方の端子がゲー1〜に接
続されたダイオード15(または17)より構成される
。
)、そのドレイン・ゲート間に接続されたバイアス抵抗
器11(または13)および一方の端子がゲー1〜に接
続されたダイオード15(または17)より構成される
。
そしてFET7を含む一方のスイッチ回路には信号源1
の入力信号が与えられ、またFET9を含む他方のスイ
ッチ回路には抵抗器3,5で入力信号を分圧した信号が
与えられる。
の入力信号が与えられ、またFET9を含む他方のスイ
ッチ回路には抵抗器3,5で入力信号を分圧した信号が
与えられる。
そしてこれらのスイッチ回路の出力信号は増幅器19を
介して出力端子21に与えられる。
介して出力端子21に与えられる。
合端子23に負電圧が印加されてFET7がオフとなり
、一方FET 9はオンと仮定する。
、一方FET 9はオンと仮定する。
このときの等他回路は第2図となる。
図において、27はFET9がオン時のこれを含むスイ
ッチ回路のオン抵抗、31〜35はFET7がオフ時の
各端子間に存在する容量である。
ッチ回路のオン抵抗、31〜35はFET7がオフ時の
各端子間に存在する容量である。
このとき、信号源1の出力インピーダンスが零であると
しても、増幅器19の入力端子であるA点ではR27+
R3/R5(これらは各抵抗器の抵抗値)の出力インピ
ーダンスをもつ電源が存在するように見える。
しても、増幅器19の入力端子であるA点ではR27+
R3/R5(これらは各抵抗器の抵抗値)の出力インピ
ーダンスをもつ電源が存在するように見える。
そして信号源1の信号の周波数が高くなり容量35によ
るインピーダンスが低下してくると、抵抗器27.容量
35.ダイオード15そして端子23を通って矢印で示
した電流iが流れる(端子23に接続される電圧源の高
周波的なインピーダンスは低く、端子23は高周波的に
は接地されることになる)。
るインピーダンスが低下してくると、抵抗器27.容量
35.ダイオード15そして端子23を通って矢印で示
した電流iが流れる(端子23に接続される電圧源の高
周波的なインピーダンスは低く、端子23は高周波的に
は接地されることになる)。
ここでダイオード15は非線形素子であるから、これに
電流が流れることによりA点に高調波歪みが生ずる。
電流が流れることによりA点に高調波歪みが生ずる。
よって出力信号に歪みが生ずる。
また図示した電流が流れるから抵抗器3,5の分圧比で
定まる正確な出力信号が得られなくなる。
定まる正確な出力信号が得られなくなる。
本考案は上記欠点を除去するためになされたもので、本
考案は前記した高調波歪みを除去し且つ分圧比で定まる
正確な出力信号を提供できるFETスイッチ回路を提供
するものである。
考案は前記した高調波歪みを除去し且つ分圧比で定まる
正確な出力信号を提供できるFETスイッチ回路を提供
するものである。
第3図は本考案の一実施例によるFETスイッチ回路の
回路図である。
回路図である。
第3図か゛第1図に示したFETスイッチ回路と異なる
点はバイアス抵抗器11(または13)とダイオード1
5(または17)との接続点とFET 7 (または9
)のゲートとの間に抵抗器41を接続したことである。
点はバイアス抵抗器11(または13)とダイオード1
5(または17)との接続点とFET 7 (または9
)のゲートとの間に抵抗器41を接続したことである。
第4図は第3図に示したFETスイッチ回路を2個使用
した減衰器の回路図で、一方とスイッチ回路か゛オン時
の等価回路図である。
した減衰器の回路図で、一方とスイッチ回路か゛オン時
の等価回路図である。
図より明らかなように、抵抗器41が付加されることに
よりオフ側のスイッチ回路を通って流れようとする電流
通路のインピーダンスが高くなる。
よりオフ側のスイッチ回路を通って流れようとする電流
通路のインピーダンスが高くなる。
よって電流は)虜少しA点の信号の歪みは減少する。
また、はぼ抵抗器3,5の分圧比で定まる出力電圧が得
られる。
られる。
なお、抵抗器41を付加することによりオン側の抵抗値
が増加することはない。
が増加することはない。
第5図は本考案の他の実施例によるFETスイッチ回路
の回路図、第6図は第5図で示したFETスイッチ回路
を2個使用した減衰器の回路図で、一方のスイッチ回路
がオン時の等価回路図である。
の回路図、第6図は第5図で示したFETスイッチ回路
を2個使用した減衰器の回路図で、一方のスイッチ回路
がオン時の等価回路図である。
この実施例では抵抗器43がダイオード15(または1
7)の一方の端子と端子23(または25)間に接続さ
れる。
7)の一方の端子と端子23(または25)間に接続さ
れる。
この回路においてもオフ側のスイッチ回路に対する信号
通路のインピーダンスが高くなりA点の歪みを減少させ
ることができる。
通路のインピーダンスが高くなりA点の歪みを減少させ
ることができる。
なお、本考案者の実験結果によれば入力信号周波数が1
0MHzのとき、歪みを15dB改善することができた
。
0MHzのとき、歪みを15dB改善することができた
。
以上説明したことより明らかなように、本考案によれば
一個の抵抗器を付加するだけで、FETスイッチ回路に
より生ずる歪みを低減させることができ、また該回路を
減衰器中で使用したときも多大な効果を発揮するもので
ある。
一個の抵抗器を付加するだけで、FETスイッチ回路に
より生ずる歪みを低減させることができ、また該回路を
減衰器中で使用したときも多大な効果を発揮するもので
ある。
第1図は従来のFETスイッチ回路を2個用いた減衰器
の回路図、第2図は第1図に示した一方のスイッチ回路
がオン時の等価回路図、第3図は本考案の一実施例によ
るFETスイッチ回路の回路図、第4図は第3図に示し
たFETスイッチ回路を2個使用した減衰器の回路図で
、一方のスイッチ回路がオン時の等価回路図、第5図は
本考案の他の実施例によるFETスイッチ回路の回路図
、第6図は第5図に示したFETスイッチ回路を2個使
用した減衰器の回路図で、一方のスイッチ回路がオン時
の等価回路図である。 1:入力信号源、7,9:電界効果トランジスタ(FE
T)
の回路図、第2図は第1図に示した一方のスイッチ回路
がオン時の等価回路図、第3図は本考案の一実施例によ
るFETスイッチ回路の回路図、第4図は第3図に示し
たFETスイッチ回路を2個使用した減衰器の回路図で
、一方のスイッチ回路がオン時の等価回路図、第5図は
本考案の他の実施例によるFETスイッチ回路の回路図
、第6図は第5図に示したFETスイッチ回路を2個使
用した減衰器の回路図で、一方のスイッチ回路がオン時
の等価回路図である。 1:入力信号源、7,9:電界効果トランジスタ(FE
T)
Claims (1)
- 入力高周波信号および分圧された該入力高周波信号をそ
れぞれ受信する一対のFETを備え、それぞれダイオー
ドを介して前記一対のFETの各ゲートに選択的に制御
信号を印加することにより、該FETを選択的にオン・
オフさせて前記入力高周波信号を分圧するスイッチ回路
において、前記各ダイオードに直列に抵抗器を接続する
ことにより、オフ側スイッチ回路のインピーダンスを増
大させたことを特徴とするFETスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1978052991U JPS5924196Y2 (ja) | 1978-04-21 | 1978-04-21 | Fetスイツチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1978052991U JPS5924196Y2 (ja) | 1978-04-21 | 1978-04-21 | Fetスイツチ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54155466U JPS54155466U (ja) | 1979-10-29 |
JPS5924196Y2 true JPS5924196Y2 (ja) | 1984-07-18 |
Family
ID=28945190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1978052991U Expired JPS5924196Y2 (ja) | 1978-04-21 | 1978-04-21 | Fetスイツチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5924196Y2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005020284A (ja) * | 2003-06-25 | 2005-01-20 | Mitsubishi Electric Corp | 移相回路及び移相器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51122367A (en) * | 1975-04-02 | 1976-10-26 | Strathearn Audio Ltd | Electric signal switch circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5067759U (ja) * | 1973-10-23 | 1975-06-17 |
-
1978
- 1978-04-21 JP JP1978052991U patent/JPS5924196Y2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51122367A (en) * | 1975-04-02 | 1976-10-26 | Strathearn Audio Ltd | Electric signal switch circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005020284A (ja) * | 2003-06-25 | 2005-01-20 | Mitsubishi Electric Corp | 移相回路及び移相器 |
Also Published As
Publication number | Publication date |
---|---|
JPS54155466U (ja) | 1979-10-29 |
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