JPS6123688B2 - - Google Patents
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- Publication number
- JPS6123688B2 JPS6123688B2 JP13006878A JP13006878A JPS6123688B2 JP S6123688 B2 JPS6123688 B2 JP S6123688B2 JP 13006878 A JP13006878 A JP 13006878A JP 13006878 A JP13006878 A JP 13006878A JP S6123688 B2 JPS6123688 B2 JP S6123688B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- amplifier circuit
- transistors
- differential amplifier
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は電力増幅回路に関するものである。
従来の電力増幅回路として、第１図に示すよう
に、入力端子１に印加された入力信号をNPN型
トランジスタＱ１，Ｑ２からなる第１の差動増幅
回路と、PNP型トランジスタＱ３，Ｑ４からなる
第２の差動増幅回路で増幅し、各差動増幅回路の
出力をトランジスタＱ５，Ｑ６からなるシングル
エンデツド・プツシユプル回路で増幅して、出力
端子２に出力信号を得るように構成されたものが
ある。
に、入力端子１に印加された入力信号をNPN型
トランジスタＱ１，Ｑ２からなる第１の差動増幅
回路と、PNP型トランジスタＱ３，Ｑ４からなる
第２の差動増幅回路で増幅し、各差動増幅回路の
出力をトランジスタＱ５，Ｑ６からなるシングル
エンデツド・プツシユプル回路で増幅して、出力
端子２に出力信号を得るように構成されたものが
ある。
このような構成の電力増幅回路は、互いに導電
型の異なるトランジスタで構成された対称な第１
及び第２の差動増幅回路で、シングルエンデツ
ド・プツシユプル回路を構成する２つの相補的な
トランジスタをそれぞれ駆動するようにしている
ため、差動増幅回路内で発生する歪が対称とな
り、シングルエンデツド・プツシユプル回路の相
補対称性によつてその歪が相殺されることになる
ため、大量の負帰還をかけることなく低歪率な増
幅特性を得ることができる利点があるものであ
る。
型の異なるトランジスタで構成された対称な第１
及び第２の差動増幅回路で、シングルエンデツ
ド・プツシユプル回路を構成する２つの相補的な
トランジスタをそれぞれ駆動するようにしている
ため、差動増幅回路内で発生する歪が対称とな
り、シングルエンデツド・プツシユプル回路の相
補対称性によつてその歪が相殺されることになる
ため、大量の負帰還をかけることなく低歪率な増
幅特性を得ることができる利点があるものであ
る。
ところが、前記電力増幅回路ではトランジスタ
Ｑ１〜Ｑ４のバランスが悪いと、入力端子１に直
流電位が発生したり、電源±ＶCC1にリツプル成
分があると増幅信号に混入したりする欠点があ
る。また出力端子２における直流電位の温度ドリ
フトを少なくするために、抵抗Ｒ１，Ｒ１１を小
さくすると、入力インピーダンスが下がつてしま
う不具合がある。
Ｑ１〜Ｑ４のバランスが悪いと、入力端子１に直
流電位が発生したり、電源±ＶCC1にリツプル成
分があると増幅信号に混入したりする欠点があ
る。また出力端子２における直流電位の温度ドリ
フトを少なくするために、抵抗Ｒ１，Ｒ１１を小
さくすると、入力インピーダンスが下がつてしま
う不具合がある。
そこで、上記不具合を解決するために、従来第
２図に示すように、電界効果トランジスタ（以下
FETという。）Ｑ７，Ｑ８及び抵抗Ｒ１２，Ｒ１
３で構成されるソースホロワ回路すなわちバツフ
ア増幅回路を接続して、入力インピーダンスを高
くした電力増幅回路がある。
２図に示すように、電界効果トランジスタ（以下
FETという。）Ｑ７，Ｑ８及び抵抗Ｒ１２，Ｒ１
３で構成されるソースホロワ回路すなわちバツフ
ア増幅回路を接続して、入力インピーダンスを高
くした電力増幅回路がある。
しかし、第２図のものも入力インピーダンスを
高くできた反面、トランジスタＱ１〜Ｑ４のバラ
ンスを悪くし勝ちであることや、別電源±ＶCC2
を必要とすること、この別電源の変動を受けやす
いこと、及びFETのドレインソース間電圧が入
力信号により変化するため、高い周波数で性能が
悪くなる等の欠点があつた。
高くできた反面、トランジスタＱ１〜Ｑ４のバラ
ンスを悪くし勝ちであることや、別電源±ＶCC2
を必要とすること、この別電源の変動を受けやす
いこと、及びFETのドレインソース間電圧が入
力信号により変化するため、高い周波数で性能が
悪くなる等の欠点があつた。
本発明は、上述した種々の欠点を解決した電力
増幅回路を提供することを目的とするものであ
る。
増幅回路を提供することを目的とするものであ
る。
以下本発明の実施例を示す図面に基づいて、そ
の構成及び動作を説明する。
の構成及び動作を説明する。
第３図は本発明の一実施例を示す回路図であ
る。第３図における回路構成は、第２図とほぼ同
じであるが、バツフア増幅回路すなわちソースホ
ロワ回路を構成するＮチヤンネル型FETQ７，Ｑ
８のドレインがトランジスタＱ３，Ｑ４の共通エ
ミツタ接続点に接続され、かつ抵抗Ｒ１２，Ｒ１
３がトランジスタＱ１，Ｑ２の共通エミツタ接続
点に接続される構成が異なつており、この点が本
発明の構成上の特徴である。
る。第３図における回路構成は、第２図とほぼ同
じであるが、バツフア増幅回路すなわちソースホ
ロワ回路を構成するＮチヤンネル型FETQ７，Ｑ
８のドレインがトランジスタＱ３，Ｑ４の共通エ
ミツタ接続点に接続され、かつ抵抗Ｒ１２，Ｒ１
３がトランジスタＱ１，Ｑ２の共通エミツタ接続
点に接続される構成が異なつており、この点が本
発明の構成上の特徴である。
このような構成において、入力端子１に入力信
号が印加された場合、トランジスタＱ１，Ｑ２及
びＱ３，Ｑ４はそれぞれ差動増幅回路を構成して
いるため、各共通エミツタ接続点の電位は入力信
号の振幅が変化してもほぼ一定に保たれる。
号が印加された場合、トランジスタＱ１，Ｑ２及
びＱ３，Ｑ４はそれぞれ差動増幅回路を構成して
いるため、各共通エミツタ接続点の電位は入力信
号の振幅が変化してもほぼ一定に保たれる。
したがつて、Ｎチヤンネル型FETQ７，Ｑ８の
ドレイン・ソース間電圧は、入力信号の振幅変化
にかかわらずほぼ一定になるため、FETのミラ
ー効果は生じない。また、FET用の別電源を用
いず、かつ対アース間にゲート以外接続点がない
ため、電源のリツプルや変動の影響を受けない。
さらに、ドレイン電流とソース電流がほぼ一定で
あるため、温度ドリフトに対しても抵抗Ｒ４，Ｒ
７を流れる電流が対称的に増減するだけなので出
力に現われない等の利点を有している。
ドレイン・ソース間電圧は、入力信号の振幅変化
にかかわらずほぼ一定になるため、FETのミラ
ー効果は生じない。また、FET用の別電源を用
いず、かつ対アース間にゲート以外接続点がない
ため、電源のリツプルや変動の影響を受けない。
さらに、ドレイン電流とソース電流がほぼ一定で
あるため、温度ドリフトに対しても抵抗Ｒ４，Ｒ
７を流れる電流が対称的に増減するだけなので出
力に現われない等の利点を有している。
よつて、入力インピーダンスを高めるために
FETのソースホロワ回路を接続しても、それに
よつてトランジスタＱ１〜Ｑ４は影響を受けない
ので、バランスを悪くすることもない。
FETのソースホロワ回路を接続しても、それに
よつてトランジスタＱ１〜Ｑ４は影響を受けない
ので、バランスを悪くすることもない。
第４〜１０図は、それぞれ本発明の他の実施例
を示す回路図である。
を示す回路図である。
第４図は、ソースホロワ回路にＰチヤンネル型
FETQ９，Ｑ１０を用いた例であり、FETQ９，
Ｑ１０のドレインがトランジスタＱ１，Ｑ２の共
通エミツタ接点に接続され、抵抗Ｒ１２，Ｒ１３
がトランジスタＱ３，Ｑ４の共通エミツタ接接点
に接続されるものである。
FETQ９，Ｑ１０を用いた例であり、FETQ９，
Ｑ１０のドレインがトランジスタＱ１，Ｑ２の共
通エミツタ接点に接続され、抵抗Ｒ１２，Ｒ１３
がトランジスタＱ３，Ｑ４の共通エミツタ接接点
に接続されるものである。
第５図及び第６図は、第３図及び第４図におけ
る抵抗Ｒ４，Ｒ７の代りに定電流源Ｓ１，Ｓ２を
接続し、かつFETのドレイン・ソース間電圧を
最適動作点に調整するために抵抗Ｒ１４，Ｒ１５
を接続したものである。
る抵抗Ｒ４，Ｒ７の代りに定電流源Ｓ１，Ｓ２を
接続し、かつFETのドレイン・ソース間電圧を
最適動作点に調整するために抵抗Ｒ１４，Ｒ１５
を接続したものである。
第７図は、第３図における抵抗Ｒ１２，Ｒ１３
を電源−ＶCC1に接続変更した例である。
を電源−ＶCC1に接続変更した例である。
第８図は、第４図における抵抗Ｒ１２，Ｒ１３
を電源＋ＶCC1に接続変更した例である。
を電源＋ＶCC1に接続変更した例である。
なお、第７図及び第８図において、抵抗Ｒ１
２，Ｒ１３の代りに定電流源を接続してもよい。
２，Ｒ１３の代りに定電流源を接続してもよい。
第９図はソースホロワ回路にＮチヤンネル型
FETとＰチヤンネル型FETの双方を用いた例で
あつて、図示の如く第５図及び第６図におけるソ
ースホロワ回路を２つ組み合わせたような形とな
つている。すなわち、Ｎチヤンネル型FETQ７，
Ｑ８のドレインが定電流源Ｓ２を通じて電源＋Ｖ
CC1に接続され、抵抗Ｒ１６，Ｒ１７がトランジ
スタＱ１，Ｑ２の共通エミツタ接点にFETドレ
イン・ソース間電圧調整用の抵抗Ｒ１５を介して
接続されると共に、Ｐチヤンネル型FETQ９，Ｑ
１０のドレインが定電流源Ｓ１を通じて電源−Ｖ
CC1に接続され、抵抗Ｒ１８，Ｒ１９がトランジ
スタＱ３，Ｑ４の共通エミツタ接点にFETドレ
イン・ソース間電圧調整用の抵抗Ｒ１４を介して
接続されており、更に前記FETQ７，Ｑ８のドレ
インに抵抗Ｒ１８，Ｒ１９の接点が、また前記
FETQ９，Ｑ１０のドレインに抵抗Ｒ１６，Ｒ１
７の接点が夫々配接されているのであつて、
FETQ７，Ｑ９のゲートは共通接続され、また、
FETQ８，Ｑ１０のゲートも共通接続されている
ものである。
FETとＰチヤンネル型FETの双方を用いた例で
あつて、図示の如く第５図及び第６図におけるソ
ースホロワ回路を２つ組み合わせたような形とな
つている。すなわち、Ｎチヤンネル型FETQ７，
Ｑ８のドレインが定電流源Ｓ２を通じて電源＋Ｖ
CC1に接続され、抵抗Ｒ１６，Ｒ１７がトランジ
スタＱ１，Ｑ２の共通エミツタ接点にFETドレ
イン・ソース間電圧調整用の抵抗Ｒ１５を介して
接続されると共に、Ｐチヤンネル型FETQ９，Ｑ
１０のドレインが定電流源Ｓ１を通じて電源−Ｖ
CC1に接続され、抵抗Ｒ１８，Ｒ１９がトランジ
スタＱ３，Ｑ４の共通エミツタ接点にFETドレ
イン・ソース間電圧調整用の抵抗Ｒ１４を介して
接続されており、更に前記FETQ７，Ｑ８のドレ
インに抵抗Ｒ１８，Ｒ１９の接点が、また前記
FETQ９，Ｑ１０のドレインに抵抗Ｒ１６，Ｒ１
７の接点が夫々配接されているのであつて、
FETQ７，Ｑ９のゲートは共通接続され、また、
FETQ８，Ｑ１０のゲートも共通接続されている
ものである。
第１０図は前記第９図の回路を簡略化したもの
で、第９図中の抵抗Ｒ１６〜Ｒ１９を省略し、
FETの安定化用抵抗Ｒ２０〜Ｒ２３を各FETの
夫々のソースに挿入したものである。
で、第９図中の抵抗Ｒ１６〜Ｒ１９を省略し、
FETの安定化用抵抗Ｒ２０〜Ｒ２３を各FETの
夫々のソースに挿入したものである。
以上述べたように本発明によれば、入力端子に
接続されるバツフア増幅回路と、このバツフア増
幅回路の出力回路に各入力回路が共通に接続され
る、一対の同一導電型トランジスタからなる第１
の差動増幅回路及び前記トランジスタと異なる導
電型の他の一対のトランジスタからなる第２の差
動増幅回路と、該第１及び第２の差動増幅回路の
各出力回路に各入力回路が対応して接続される、
導電型の異なるトランジスタで構成された２つの
相補的な増幅回路とを備えた電力増幅回路におい
て、バツフア増幅回路の動作電圧を第１もしくは
第２のいずれか一方の差動増幅回路の共通エミツ
タ接続点より、または第１及び第２の差動増幅回
路の共通エミツタ接続点間より供給するようにし
たので、第１及び第２の差動増幅回路のバランス
を悪くすることなく、入力インピーダンスを高め
ることができる特長を有するものである。また、
バツフア増幅回路用別電源を必要としないという
利点も備えているものである。
接続されるバツフア増幅回路と、このバツフア増
幅回路の出力回路に各入力回路が共通に接続され
る、一対の同一導電型トランジスタからなる第１
の差動増幅回路及び前記トランジスタと異なる導
電型の他の一対のトランジスタからなる第２の差
動増幅回路と、該第１及び第２の差動増幅回路の
各出力回路に各入力回路が対応して接続される、
導電型の異なるトランジスタで構成された２つの
相補的な増幅回路とを備えた電力増幅回路におい
て、バツフア増幅回路の動作電圧を第１もしくは
第２のいずれか一方の差動増幅回路の共通エミツ
タ接続点より、または第１及び第２の差動増幅回
路の共通エミツタ接続点間より供給するようにし
たので、第１及び第２の差動増幅回路のバランス
を悪くすることなく、入力インピーダンスを高め
ることができる特長を有するものである。また、
バツフア増幅回路用別電源を必要としないという
利点も備えているものである。
第１図及び第２図は従来の電力増幅回路の回路
図、第３図は本発明の一実施例を示す回路図、第
４〜１０図は本発明の他の実施例を示す回路図で
ある。 １…入力端子、２…出力端子、±ＶCC1，±ＶCC2
…電源、Ｑ１〜Ｑ６…トランジスタ、Ｑ７，Ｑ８
…Ｎチヤンネル型FET、Ｑ９，Ｑ１０…Ｐチヤ
ンネル型FET、Ｒ１〜Ｒ２３…抵抗、Ｓ１，Ｓ
２…定電流源。
図、第３図は本発明の一実施例を示す回路図、第
４〜１０図は本発明の他の実施例を示す回路図で
ある。 １…入力端子、２…出力端子、±ＶCC1，±ＶCC2
…電源、Ｑ１〜Ｑ６…トランジスタ、Ｑ７，Ｑ８
…Ｎチヤンネル型FET、Ｑ９，Ｑ１０…Ｐチヤ
ンネル型FET、Ｒ１〜Ｒ２３…抵抗、Ｓ１，Ｓ
２…定電流源。
Claims (1)
- 【特許請求の範囲】 １ 入力端子に接続されるバツフア増幅回路と、
該バツフア増幅回路の出力回路に各入力回路が共
通に接続される、一対の同一導電型トランジスタ
からなる第１の差動増幅回路及び前記トランジス
タと異なる導電型の他の一対のトランジスタから
なる第２の差動増幅回路と、該第１及び第２の差
動増幅回路の各出力回路に各入力回路が対応して
接続される。導電型の異なるトランジスタで構成
された２つの相補的な増幅回路とを備えた電力増
幅回路において、前記バツフア増幅回路の動作電
圧を前記第１または第２のいずれか一方の差動増
幅回路の共通エミツタ接続点より供給するように
したことを特徴とする電力増幅回路。 ２ 入力端子に接続されるバツフア増幅回路と、
該バツフア増幅回路の出力回路に各入力回路が共
通に接続される、一対の同一導電型トランジスタ
からなる第１の差動増幅回路及び前記トランジス
タと異なる導電型の他の一対のトランジスタから
なる第２の差動増幅回路と、該第１及び第２の差
動増幅回路の各出力回路に各入力回路が対応して
接続される、導電型の異なるトランジスタで構成
された２つの相補的な増幅回路とを備えた電力増
幅回路において、前記バツフア増幅回路の動作電
圧を前記第１及び第２の差動増幅回路の各共通エ
ミツタ接続点間より供給するようにしたことを特
徴とする電力増幅回路。 ３ バツフア増幅回路が電界効果トランジスタの
ソースホロワ回路であることを特徴とする特許請
求の範囲第１項または第２項に記載の電力増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13006878A JPS5556708A (en) | 1978-10-24 | 1978-10-24 | Power amplifing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13006878A JPS5556708A (en) | 1978-10-24 | 1978-10-24 | Power amplifing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5556708A JPS5556708A (en) | 1980-04-25 |
| JPS6123688B2 true JPS6123688B2 (ja) | 1986-06-06 |
Family
ID=15025232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13006878A Granted JPS5556708A (en) | 1978-10-24 | 1978-10-24 | Power amplifing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5556708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162586U (ja) * | 1986-04-05 | 1987-10-15 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613508A (ja) * | 1984-06-15 | 1986-01-09 | Pioneer Electronic Corp | プツシユプル増幅回路 |
-
1978
- 1978-10-24 JP JP13006878A patent/JPS5556708A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62162586U (ja) * | 1986-04-05 | 1987-10-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5556708A (en) | 1980-04-25 |
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