JPS5834836Y2 - Ｆｅｔ スイツチカイロ - Google Patents
Ｆｅｔ スイツチカイロInfo
- Publication number
- JPS5834836Y2 JPS5834836Y2 JP1975143602U JP14360275U JPS5834836Y2 JP S5834836 Y2 JPS5834836 Y2 JP S5834836Y2 JP 1975143602 U JP1975143602 U JP 1975143602U JP 14360275 U JP14360275 U JP 14360275U JP S5834836 Y2 JPS5834836 Y2 JP S5834836Y2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- potential
- fet switch
- diode
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案は、ナユーナのミューティング等に使用するＦ
ＥＴスイッチ回路の改良に関する。
ＥＴスイッチ回路の改良に関する。
ミューティングは離調時にノイズをカットするものであ
るが、それに使用するスイッチにはＦＥＴが用いられて
いる。
るが、それに使用するスイッチにはＦＥＴが用いられて
いる。
しかしながら、このＦＥＴを使用した従来のスイッチは
、ミューティングＯＮ時に信号の減衰量が充分でなく入
力信号の漏れを生じたり、あるいハミューテイングＯＦ
Ｆ時に入力信号如何によっては歪率が充分でなかったり
している。
、ミューティングＯＮ時に信号の減衰量が充分でなく入
力信号の漏れを生じたり、あるいハミューテイングＯＦ
Ｆ時に入力信号如何によっては歪率が充分でなかったり
している。
そこでこの考案は、ＦＥＴのケート回路に改良を施して
、上記した問題点をすべて解消したＦＥＴスイッチ回路
を提供しようとするものである。
、上記した問題点をすべて解消したＦＥＴスイッチ回路
を提供しようとするものである。
以下、図を参照して実施例を説明する。
第１図は２電源（正負）制御方式を利用したＦＥＴスイ
ッチ回路で、ＦＥＴＱのソースとドレーンには接地間（
こ抵抗Ｒ１，Ｒ２をそれぞれ接続し、ソースとドレーン
をほぼ接地電位にする。
ッチ回路で、ＦＥＴＱのソースとドレーンには接地間（
こ抵抗Ｒ１，Ｒ２をそれぞれ接続し、ソースとドレーン
をほぼ接地電位にする。
そして、ゲートとドレーン間にはコンデンサＣ１を接続
し、ゲートとドレーン間の位相関係を同一にし、またゲ
ートには他端に制限電圧Ｖｃが加わるダイオードＤ１、
及び抵抗Ｒ３を介して接地されるダイオードＤ２を接続
する。
し、ゲートとドレーン間の位相関係を同一にし、またゲ
ートには他端に制限電圧Ｖｃが加わるダイオードＤ１、
及び抵抗Ｒ３を介して接地されるダイオードＤ２を接続
する。
なお前記した埠抗Ｒ２及び抵抗Ｒ１の並列抵抗値はこの
ダイオードＤ１の逆方向抵抗ＲＤ１より充分少なくする
。
ダイオードＤ１の逆方向抵抗ＲＤ１より充分少なくする
。
コンデンサＣ１は直流分カット用である。
以上において、制御電圧Ｖｃを負の電位にして、ＰＥＴ
Ｑのゲート電位〔Ｇ点〕を−ｉｏｖ位にすると、その
ＦＥＴ ＱはカットＯＦＦとなるが、この時、ダイオー
ドＤＩ＆！ダイオードＤ２・抵抗Ｒ３によって流れる順
方向電流により内部抵抗が減少する。
Ｑのゲート電位〔Ｇ点〕を−ｉｏｖ位にすると、その
ＦＥＴ ＱはカットＯＦＦとなるが、この時、ダイオー
ドＤＩ＆！ダイオードＤ２・抵抗Ｒ３によって流れる順
方向電流により内部抵抗が減少する。
すなわちダイオードＤ１はバイアスされるので、例えＦ
ＥＴＱを通過するクロストーク成分があろうとも、その
成分はコンデンサＣ１・・ダイオードＤ１を通してバイ
パスされるようになり、充分な減衰量を得ることができ
るようになる。
ＥＴＱを通過するクロストーク成分があろうとも、その
成分はコンデンサＣ１・・ダイオードＤ１を通してバイ
パスされるようになり、充分な減衰量を得ることができ
るようになる。
なお、このクロストーク成分はダイオードＤ２によって
もバイパスされる。
もバイパスされる。
次（こ、制御電圧Ｖｃを正の電位にして、ＦＥＴＱのゲ
ート電位を＋５Ｖ位にすると、ＦＥＴＱはＯＮ状態とな
り、この時の出力ＯＵＴの電位は入力信号がないとする
と、 となるが、前記したようにＲ２＜ＲＤｌに選んでおけば
、出力電位ＶＯＵＴは小さく、略接地電位に近い電位に
なる。
ート電位を＋５Ｖ位にすると、ＦＥＴＱはＯＮ状態とな
り、この時の出力ＯＵＴの電位は入力信号がないとする
と、 となるが、前記したようにＲ２＜ＲＤｌに選んでおけば
、出力電位ＶＯＵＴは小さく、略接地電位に近い電位に
なる。
前記したＦＥ’ｒ Ｑがカッ）ＯＦＦ時にはＦＥＴＱの
ゲート・ソース間の抵抗が非常に太きいため、出力電位
ＶＯＵＴは接地電位となる。
ゲート・ソース間の抵抗が非常に太きいため、出力電位
ＶＯＵＴは接地電位となる。
従って切換時に生ずる音は極めて小さく支障はなくなる
。
。
また、上記のようにＦＥＴＱがＯＮ状態において、入力
信号が極めて大きい場合、ソースとゲート間が逆バイア
スに近い状態になり、ＦＥＴＱを通過する信号が歪むよ
うなことが起るが、ドレーンとゲートとの間にコンデン
サＣ１を接続しているので、ゲートは信号に応じて略同
じ位相関係で変化するため、バイアスは一定状態に保た
れ、歪率は良好となる。
信号が極めて大きい場合、ソースとゲート間が逆バイア
スに近い状態になり、ＦＥＴＱを通過する信号が歪むよ
うなことが起るが、ドレーンとゲートとの間にコンデン
サＣ１を接続しているので、ゲートは信号に応じて略同
じ位相関係で変化するため、バイアスは一定状態に保た
れ、歪率は良好となる。
なお、ダイオードＤ１．Ｄ２の逆抵抗値にバラツキがあ
ると、前記した切換音、歪率等に影響を与えるが、この
ような場合はダイオードＤ１（こ並列にＩＯＫ、２程度
の高抵抗Ｒ４を接続すれば良い。
ると、前記した切換音、歪率等に影響を与えるが、この
ような場合はダイオードＤ１（こ並列にＩＯＫ、２程度
の高抵抗Ｒ４を接続すれば良い。
第２図は１電源（正）制御方式を利用したＦＥＴスイッ
チ回路である。
チ回路である。
このため、第１図の接地電位に相当する電位を、十Ｂ電
圧を抵抗分割により得ている。
圧を抵抗分割により得ている。
この場合、制御電圧Ｖｃを制御して、ゲート電位を、０
点及び０点の電位より高くすればＦＥＴＱはＯＮに、ま
た低くすればカッ）ＯＦＦになる。
点及び０点の電位より高くすればＦＥＴＱはＯＮに、ま
た低くすればカッ）ＯＦＦになる。
すなわち、制御電圧Ｖｃは十Ｂ電位とアース電位の間で
制御すれば良い。
制御すれば良い。
以上のようにこの考案は、ゲートと出力との間にコンデ
ンサを接続し、そのゲートの電位を匍脚するようにした
ものである。
ンサを接続し、そのゲートの電位を匍脚するようにした
ものである。
このためゲート電位を制御することによってＦＥＴがＯ
Ｎ、０ＦＦＬ。
Ｎ、０ＦＦＬ。
てスイッチングすることはもちろん、ＯＮ時にはコンデ
ンサによって歪が防止され、ＯＦＦ時には同じコンデン
サによって入力信号の漏れ成分はバイパスされるように
なり、ミューティング回路として極めて良好なものとな
る。
ンサによって歪が防止され、ＯＦＦ時には同じコンデン
サによって入力信号の漏れ成分はバイパスされるように
なり、ミューティング回路として極めて良好なものとな
る。
第１図は２電源制御力式のＦＥＴスイッチ回路、第２図
は１電源制御力式のＦＥＴスイッチ回路である。
は１電源制御力式のＦＥＴスイッチ回路である。
Claims (1)
- ゲートと出力の間にコンデンサを接続し、ゲートと接地
間に抵抗と第１の一方向性素子の直列回路を接続して、
制御電源とゲート間に、該制御電源を制御したときに前
記抵抗及び第１の一方向性素子を介して順方向電流が流
れるよう（こバイアスされる第２の一方向性素子を接続
して、そのゲートと接地間の前記直列回路を含むインピ
ーダンス及び電位を制御するようにしたことを特徴とす
るＦＥＴスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1975143602U JPS5834836Y2 (ja) | 1975-10-23 | 1975-10-23 | Ｆｅｔ スイツチカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1975143602U JPS5834836Y2 (ja) | 1975-10-23 | 1975-10-23 | Ｆｅｔ スイツチカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5257554U JPS5257554U (ja) | 1977-04-26 |
| JPS5834836Y2 true JPS5834836Y2 (ja) | 1983-08-05 |
Family
ID=28623347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1975143602U Expired JPS5834836Y2 (ja) | 1975-10-23 | 1975-10-23 | Ｆｅｔ スイツチカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834836Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5558423U (ja) * | 1978-10-16 | 1980-04-21 | ||
| JPS5899122U (ja) * | 1981-12-26 | 1983-07-06 | 株式会社クボタ | 作業用車輌の雨除カバ−構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021063A (ja) * | 1973-06-25 | 1975-03-06 | ||
| JPS5039039A (ja) * | 1973-08-08 | 1975-04-10 |
-
1975
- 1975-10-23 JP JP1975143602U patent/JPS5834836Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021063A (ja) * | 1973-06-25 | 1975-03-06 | ||
| JPS5039039A (ja) * | 1973-08-08 | 1975-04-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5257554U (ja) | 1977-04-26 |
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