JPS644695B2 - - Google Patents
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- JPS644695B2 JPS644695B2 JP10857681A JP10857681A JPS644695B2 JP S644695 B2 JPS644695 B2 JP S644695B2 JP 10857681 A JP10857681 A JP 10857681A JP 10857681 A JP10857681 A JP 10857681A JP S644695 B2 JPS644695 B2 JP S644695B2
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- JP
- Japan
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- fetq
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- source
- fet
- gate
- Prior art date
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- Expired
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- 238000010586 diagram Methods 0.000 description 4
- 230000035939 shock Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は接合型FETを用いたスイツチ回路に
関し、高ダイナミツクレンジ、低歪率、零オフセ
ツトを実現するという従来の機能を維持しつつ、
コントロール信号のスイツチング速度によつてス
イツチ回路の入出力端子間に直流電圧が発生する
のを防ぐことにより、シヨツク音が発生しないよ
うにしたものである。
関し、高ダイナミツクレンジ、低歪率、零オフセ
ツトを実現するという従来の機能を維持しつつ、
コントロール信号のスイツチング速度によつてス
イツチ回路の入出力端子間に直流電圧が発生する
のを防ぐことにより、シヨツク音が発生しないよ
うにしたものである。
第１図に接合型FETを用いた従来のスイツチ
回路を示す。第１図中Q1はスイツチ素子として
動作する接合型FET、R1はFETQ1をオンさせる
為のバイアス抵抗、１，２はFETQ1のソース、
ドレインに設けられた入出力端子、３はFETQ1
のゲートに設けられたコントロール端子、ｅは信
号源、RLは負荷、Ｉはコントロール端子３に流
れるコントロール電流を示す。
回路を示す。第１図中Q1はスイツチ素子として
動作する接合型FET、R1はFETQ1をオンさせる
為のバイアス抵抗、１，２はFETQ1のソース、
ドレインに設けられた入出力端子、３はFETQ1
のゲートに設けられたコントロール端子、ｅは信
号源、RLは負荷、Ｉはコントロール端子３に流
れるコントロール電流を示す。
第１図のコントロール端子３をフローテイング
状態にすれば、抵抗Ｒによりゲート・ソース間が
零バイアスとなり、FETQ1はオンする。逆にR1
の両端の電圧降下がピンチオフ電圧VP以上の電
圧になるようなコントロール電流Ｉを流すことに
より、FETQ1はオフする。このような接合型
FETを用いたスイツチ回路は、ダイナミツクレ
ンジが高く、歪率が低く、オフセツトもないとい
う優れた機能を備えている。
状態にすれば、抵抗Ｒによりゲート・ソース間が
零バイアスとなり、FETQ1はオンする。逆にR1
の両端の電圧降下がピンチオフ電圧VP以上の電
圧になるようなコントロール電流Ｉを流すことに
より、FETQ1はオフする。このような接合型
FETを用いたスイツチ回路は、ダイナミツクレ
ンジが高く、歪率が低く、オフセツトもないとい
う優れた機能を備えている。
しかしこの回路では、FETQ1をオフさせる時
のスイツチング速度が早いと、FETQ1の極間容
量の変化がスイツチング速度に追従しきれないた
め、コントロール端子３より抵抗R1を通して
FETQ1のソース側へ電流が流れ、FETQ1のソー
ス・アース間にオフセツト電圧が発生し、これ
が、DCドリフト・シヨツク音となつて現われる
という問題がある。
のスイツチング速度が早いと、FETQ1の極間容
量の変化がスイツチング速度に追従しきれないた
め、コントロール端子３より抵抗R1を通して
FETQ1のソース側へ電流が流れ、FETQ1のソー
ス・アース間にオフセツト電圧が発生し、これ
が、DCドリフト・シヨツク音となつて現われる
という問題がある。
この問題を解決するために従来より第２図に示
すような回路が考えられている。第２図におい
て、Q1，Q2は第１、第２の接合型FET、R2は第
２のFETQ2をオンさせる為の第１の抵抗、R3は
第２のFETQ2をオフさせる為の第２の抵抗、１，
２は第１のFETQ1のソース・ドレインに設けら
れた入出力端子、３は第１のFETQ1、第２の
FETQ2をオン・オフさせるコントロール端子、
ｅは信号源、RLは負荷、Rgは信号源抵抗である。
すような回路が考えられている。第２図におい
て、Q1，Q2は第１、第２の接合型FET、R2は第
２のFETQ2をオンさせる為の第１の抵抗、R3は
第２のFETQ2をオフさせる為の第２の抵抗、１，
２は第１のFETQ1のソース・ドレインに設けら
れた入出力端子、３は第１のFETQ1、第２の
FETQ2をオン・オフさせるコントロール端子、
ｅは信号源、RLは負荷、Rgは信号源抵抗である。
この回路においては、コントロール電流Ｉが抵
抗R2，R3を通じてアースに流れる為、スイツチ
として動作する第１のFETQ1のソース・アース
間には全くオフセツト電圧が発生しない。しかし
この回路においては、スイツチ回路をON状態か
らOFF状態に移行させる為には、コントロール
端子３にFETQ1のピンチオフ電圧Vp1とFETQ2
のピンチオフ電圧Vp2の和以上の電圧を与える必
要がある。この時のコントロール端子３の電圧
VCとFETQ1のゲート電圧VGの変化を示したのが
第２図である。第３図でVCがVp1＋Vp2に達する
までの状態の時にはFETQ1，Q2共完全にはオフ
になつていない為、出力端子２には Ｖ＝VG゜１／１＋rQ2／Rg（rQ＋RL）・１／１＋rQ1／
RL （rQ1＝Q1のソース・ドレイン間抵抗、rQ2＝Q2
のソース・ドレイン間抵抗） で示される電圧が発生する。この電圧はバイアス
抵抗R2，R3の抵抗比をR2＞R3とする事により低
減できるが０にすることは出来ない。このため第
１図、第２図のいずれの場合もオーデイオ信号の
切換用に用いると、切換時にシヨツク音が現われ
るという問題がある。
抗R2，R3を通じてアースに流れる為、スイツチ
として動作する第１のFETQ1のソース・アース
間には全くオフセツト電圧が発生しない。しかし
この回路においては、スイツチ回路をON状態か
らOFF状態に移行させる為には、コントロール
端子３にFETQ1のピンチオフ電圧Vp1とFETQ2
のピンチオフ電圧Vp2の和以上の電圧を与える必
要がある。この時のコントロール端子３の電圧
VCとFETQ1のゲート電圧VGの変化を示したのが
第２図である。第３図でVCがVp1＋Vp2に達する
までの状態の時にはFETQ1，Q2共完全にはオフ
になつていない為、出力端子２には Ｖ＝VG゜１／１＋rQ2／Rg（rQ＋RL）・１／１＋rQ1／
RL （rQ1＝Q1のソース・ドレイン間抵抗、rQ2＝Q2
のソース・ドレイン間抵抗） で示される電圧が発生する。この電圧はバイアス
抵抗R2，R3の抵抗比をR2＞R3とする事により低
減できるが０にすることは出来ない。このため第
１図、第２図のいずれの場合もオーデイオ信号の
切換用に用いると、切換時にシヨツク音が現われ
るという問題がある。
本発明はこのような問題を解決し、オーデイオ
信号切換用スイツチとしても使用できるようにし
たスイツチ回路を提供するものである。
信号切換用スイツチとしても使用できるようにし
たスイツチ回路を提供するものである。
第４図に本発明の一実施例を示す。第４図にお
いてQ1，Q2は第１、第２の接合型FET、R3は第
１のFETQ1をオフさせる為の抵抗、Ｚは第２の
FETQ2をオフさせる為のツエナダイオード等の
定電圧素子、１，２は入出力端子、３はコントロ
ール端子、ｅは信号源、RLは負荷、VCはコント
ロール電圧である。第４図から明らかなように、
これは第２図の抵抗R2をツエナダイオードＺに
置き換えたものである。
いてQ1，Q2は第１、第２の接合型FET、R3は第
１のFETQ1をオフさせる為の抵抗、Ｚは第２の
FETQ2をオフさせる為のツエナダイオード等の
定電圧素子、１，２は入出力端子、３はコントロ
ール端子、ｅは信号源、RLは負荷、VCはコント
ロール電圧である。第４図から明らかなように、
これは第２図の抵抗R2をツエナダイオードＺに
置き換えたものである。
第４図において、第１のFETQ1をオンさせる
条件はＶ＝０（すなわちコントロール端子３をフ
ローテイング状態にする）である。コントロール
端子３が完全にフローテイング状態であれば、第
２のFETQ2は、第２のFETQ2のゲート・ソース
度容量及びツエナダイオードＺの端子間容量によ
りオンする。この時第２のFETQ2のオン抵抗が
抵抗R3に比べて非常に小さくなるよう抵抗R3の
値を選べば、第１のFETQ1のゲート・ソース間
は短絡されたことになり、第１のFETQ1はオン
する。
条件はＶ＝０（すなわちコントロール端子３をフ
ローテイング状態にする）である。コントロール
端子３が完全にフローテイング状態であれば、第
２のFETQ2は、第２のFETQ2のゲート・ソース
度容量及びツエナダイオードＺの端子間容量によ
りオンする。この時第２のFETQ2のオン抵抗が
抵抗R3に比べて非常に小さくなるよう抵抗R3の
値を選べば、第１のFETQ1のゲート・ソース間
は短絡されたことになり、第１のFETQ1はオン
する。
逆に第１のFETQ1をオフするには、第１の
FETQ1のピンチオフ電圧Vpと、第２のFETQ2の
ピンチオフ電圧以上となるように選ばれたツエナ
ダイオードＺの電圧値の和以上の電圧をコントロ
ール端子３に与えればよい。このようにすれば、
第１のFETQ1のゲートにこれをオフにするよう
なコントロール電圧が加えられている時、第２の
FETQ2は常に完全にオフしている為、第１の
FETQ1のソース・アース間に電圧が発生するこ
とはない。さらに詳しく説明すると、第４図でス
イツチ回路をオン状態からオフ状態に移行させる
為には、コントロール端子３にFETQ1のピンチ
オフ電圧VpとツエナダイオードＺのツエナ電圧
VZの和以上の電圧を与える必要がある。この時
のコントロール端子３の電圧VCとFETQ1のゲー
ト電圧VGの変化を示したのが第４図である。第
４図でVGはVCがツエナ電圧VZに達するまでの間
ツエナダイオードＺには電流が流れないので0V
を保つたままである。そしてVCがVZに達した時
点でFETQ2は完全にオフしている（但し、VZ＞
Q2のピンチオフ電圧）ので、入力及び出力端子
１，２のいずれにも直流電圧の発生はない。また
逆にオフからオンになる時も、FETQ1が完全に
オンすなわちVG＝０になるまでFETQ2は完全に
オフしているので同じく電圧の発生はない。した
がつて切換えに伴うシヨツク音は発生しないこと
となる。
FETQ1のピンチオフ電圧Vpと、第２のFETQ2の
ピンチオフ電圧以上となるように選ばれたツエナ
ダイオードＺの電圧値の和以上の電圧をコントロ
ール端子３に与えればよい。このようにすれば、
第１のFETQ1のゲートにこれをオフにするよう
なコントロール電圧が加えられている時、第２の
FETQ2は常に完全にオフしている為、第１の
FETQ1のソース・アース間に電圧が発生するこ
とはない。さらに詳しく説明すると、第４図でス
イツチ回路をオン状態からオフ状態に移行させる
為には、コントロール端子３にFETQ1のピンチ
オフ電圧VpとツエナダイオードＺのツエナ電圧
VZの和以上の電圧を与える必要がある。この時
のコントロール端子３の電圧VCとFETQ1のゲー
ト電圧VGの変化を示したのが第４図である。第
４図でVGはVCがツエナ電圧VZに達するまでの間
ツエナダイオードＺには電流が流れないので0V
を保つたままである。そしてVCがVZに達した時
点でFETQ2は完全にオフしている（但し、VZ＞
Q2のピンチオフ電圧）ので、入力及び出力端子
１，２のいずれにも直流電圧の発生はない。また
逆にオフからオンになる時も、FETQ1が完全に
オンすなわちVG＝０になるまでFETQ2は完全に
オフしているので同じく電圧の発生はない。した
がつて切換えに伴うシヨツク音は発生しないこと
となる。
なお、実際に応用する場合には、第６図に示す
ように定電圧素子Ｚと並列に、大振幅信号や比較
的周波数の高い信号でも第２のFETQ2を確実に
オン状態に保つておくコンデンサＣを挿入するこ
とが望ましい。
ように定電圧素子Ｚと並列に、大振幅信号や比較
的周波数の高い信号でも第２のFETQ2を確実に
オン状態に保つておくコンデンサＣを挿入するこ
とが望ましい。
以上のように本発明は第１の接合型FETのゲ
ート・ソース間に第２の接合型FETのソース・
ドレインを接続し、第１、第２の接合型FETの
ゲート間に定電圧素子を接続し、かつ第１の接合
型FETのゲート・ソース間に抵抗を接続し、第
２の接合型FETのゲート電流を断続することに
より第１の接合型FETがオン状態からオフ状態、
及びオフ状態からオン状態に移行する時第２の接
合型FETがオフ状態にするようにしたものであ
るから、上記定電圧素子の働きによつて、第１の
接合型FETがオフになるときに第２の接合型
FETを完全にオフすることができ、第１の接合
型FETのソース・アース間に電圧が発生するの
を確実に防止することができる。したがつて従来
の高ダイナミツクレンジ、低歪率、零オフセツト
という機能を維持しつつ、切換時の直流変動のな
いスイツチ回路を実現することができ、これによ
つてオーデイオ用のスイツチ回路として用いても
何ら差支えない優れたスイツチ回路を実現するこ
とができる。
ート・ソース間に第２の接合型FETのソース・
ドレインを接続し、第１、第２の接合型FETの
ゲート間に定電圧素子を接続し、かつ第１の接合
型FETのゲート・ソース間に抵抗を接続し、第
２の接合型FETのゲート電流を断続することに
より第１の接合型FETがオン状態からオフ状態、
及びオフ状態からオン状態に移行する時第２の接
合型FETがオフ状態にするようにしたものであ
るから、上記定電圧素子の働きによつて、第１の
接合型FETがオフになるときに第２の接合型
FETを完全にオフすることができ、第１の接合
型FETのソース・アース間に電圧が発生するの
を確実に防止することができる。したがつて従来
の高ダイナミツクレンジ、低歪率、零オフセツト
という機能を維持しつつ、切換時の直流変動のな
いスイツチ回路を実現することができ、これによ
つてオーデイオ用のスイツチ回路として用いても
何ら差支えない優れたスイツチ回路を実現するこ
とができる。
第１図は従来のスイツチ回路の一例を示す回路
図、第２図は第１図を改善した他の従来例を示す
回路図、第３図はその動作を説明するためのグラ
フ、第４図は本発明の実施例を示す回路図、第５
図はその動作を説明するためのグラフ、第６図は
他の実施例を示す回路図である。 １，２……入出力端子、３……コントロール端
子、Q1，Q2……第１、第２の接合型FET、R3…
…抵抗、Ｚ……定電圧素子、Ｃ……コンデンサ、
ｅ……信号源、RL……負荷、Ｉ……コントロー
ル電流、Ｖ……コントロール電圧。
図、第２図は第１図を改善した他の従来例を示す
回路図、第３図はその動作を説明するためのグラ
フ、第４図は本発明の実施例を示す回路図、第５
図はその動作を説明するためのグラフ、第６図は
他の実施例を示す回路図である。 １，２……入出力端子、３……コントロール端
子、Q1，Q2……第１、第２の接合型FET、R3…
…抵抗、Ｚ……定電圧素子、Ｃ……コンデンサ、
ｅ……信号源、RL……負荷、Ｉ……コントロー
ル電流、Ｖ……コントロール電圧。
Claims (1)
- １ 第１の接合型FETのソース・ドレインを入
出力端子とし、上記第１の接合型FETのゲー
ト・ソース間に第２の接合型FETのソース・ド
レインを接続し、上記第１の接合型FETのゲー
トと上記第２の接合型FETのゲート間に定電圧
素子を接続し、上記第１の接合型FETのゲー
ト・アース間に抵抗を接続し、上記第２の接合型
FETのゲートをコントロール端子とし、上記コ
ントロール端子に流す電流を断続することによ
り、上記入出力端子間をスイツチングするように
構成され、上記第１の接合型FETがオン状態か
らオフ状態、及びオフ状態からオン状態に移行す
る時、常に上記第２の接合型FETがオフ状態で
あることを特徴とするスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10857681A JPS5810926A (ja) | 1981-07-10 | 1981-07-10 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10857681A JPS5810926A (ja) | 1981-07-10 | 1981-07-10 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5810926A JPS5810926A (ja) | 1983-01-21 |
| JPS644695B2 true JPS644695B2 (ja) | 1989-01-26 |
Family
ID=14488310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10857681A Granted JPS5810926A (ja) | 1981-07-10 | 1981-07-10 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810926A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6270623U (ja) * | 1985-10-22 | 1987-05-06 | ||
| CN102684657A (zh) * | 2011-03-11 | 2012-09-19 | 西安龙飞软件有限公司 | 一种普通模拟开关切换负压信号的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4735843U (ja) * | 1971-05-13 | 1972-12-21 | ||
| JPS5257769A (en) * | 1975-11-07 | 1977-05-12 | Hitachi Ltd | Analog switch |
-
1981
- 1981-07-10 JP JP10857681A patent/JPS5810926A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5810926A (ja) | 1983-01-21 |
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