JP2993142B2 - ＧａＡＳダイナミック型分周器回路 - Google Patents
ＧａＡＳダイナミック型分周器回路Info
- Publication number
- JP2993142B2 JP2993142B2 JP3028072A JP2807291A JP2993142B2 JP 2993142 B2 JP2993142 B2 JP 2993142B2 JP 3028072 A JP3028072 A JP 3028072A JP 2807291 A JP2807291 A JP 2807291A JP 2993142 B2 JP2993142 B2 JP 2993142B2
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- Japan
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- bias
- circuit
- frequency divider
- gaas
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Description
【０００１】
【産業上の利用分野】本発明はＧaＡSダイナミック型分
周器回路に関し、特にショットキ障壁型ＦＥＴを基本素
子とするＧaＡSダイナミック型分周器回路に関する。
周器回路に関し、特にショットキ障壁型ＦＥＴを基本素
子とするＧaＡSダイナミック型分周器回路に関する。
【０００２】
【従来の技術】従来、この種のＧaＡSダイナミック型分
周器回路１８は、図３に示すようにインバータ回路８
と、ソースフォロア型バッファ回路９，１１と、トラン
スファーゲートＦＥＴ１０，１２とを正電圧源１６と負
電圧源１７との間に接続し、これに入力端子１４、相補
入力端子１５を設けた構成であった。
周器回路１８は、図３に示すようにインバータ回路８
と、ソースフォロア型バッファ回路９，１１と、トラン
スファーゲートＦＥＴ１０，１２とを正電圧源１６と負
電圧源１７との間に接続し、これに入力端子１４、相補
入力端子１５を設けた構成であった。
【０００３】ソースフォロア型バッファ回路９，１１の
カレントソースＦＥＴＱ１，Ｑ２のゲートはソースに短
絡されている。この場合、入力信号及び相補入力信号が
入力端子１４，相補入力端子１５に入らない状態におい
ても、正，負電圧を与えるだけで、トランスファーゲー
トＦＥＴ１０，１２のソース及びドレイン電位は一定に
なり、インバータ回路８は入力信号の有無に係わらず、
最適動作バイアス条件に設定され、入力信号がない場合
においても自己発振を起こしていた。
カレントソースＦＥＴＱ１，Ｑ２のゲートはソースに短
絡されている。この場合、入力信号及び相補入力信号が
入力端子１４，相補入力端子１５に入らない状態におい
ても、正，負電圧を与えるだけで、トランスファーゲー
トＦＥＴ１０，１２のソース及びドレイン電位は一定に
なり、インバータ回路８は入力信号の有無に係わらず、
最適動作バイアス条件に設定され、入力信号がない場合
においても自己発振を起こしていた。
【０００４】
【発明が解決しようとする課題】従来のＧaＡSダイナミ
ック分周器回路では、入力信号及び相補入力信号を入れ
ない時でも、正，負電圧を与えるだけで、インバータ回
路８がゲインのあるバイアス条件に設定されるので、分
周器回路が自己発振を起こすという問題点があった。
ック分周器回路では、入力信号及び相補入力信号を入れ
ない時でも、正，負電圧を与えるだけで、インバータ回
路８がゲインのあるバイアス条件に設定されるので、分
周器回路が自己発振を起こすという問題点があった。
【０００５】また、この自己発振を止めるには、入力信
号等を入れない時だけ、電源１６，１７の電圧を変化さ
せ、インバータのゲインをなくす必要があり、制御が複
雑化するという問題点もあった。
号等を入れない時だけ、電源１６，１７の電圧を変化さ
せ、インバータのゲインをなくす必要があり、制御が複
雑化するという問題点もあった。
【０００６】
【課題を解決するための手段】本願発明の要旨は、入力
信号を分周するインバ−タ回路及びソ−スフォロア型バ
ッファ回路を含むＧａＡｓダイナミック型分周回路にお
いて、前記ソ−スフォロア型バッファ回路は、その出力
信号のバイアスを変化させるカレントソ−スＦＥＴを有
し、前記入力信号が印加されないときは、前記入力信号
印加時より前記出力信号のバイアスを下げる制御信号を
発生するバイアス発生回路を含むことである。
信号を分周するインバ−タ回路及びソ−スフォロア型バ
ッファ回路を含むＧａＡｓダイナミック型分周回路にお
いて、前記ソ−スフォロア型バッファ回路は、その出力
信号のバイアスを変化させるカレントソ−スＦＥＴを有
し、前記入力信号が印加されないときは、前記入力信号
印加時より前記出力信号のバイアスを下げる制御信号を
発生するバイアス発生回路を含むことである。
【０００７】
【発明の作用】 本願発明に係わるＧａＡｓダイナミ
ック型分周回路は、入力端子に信号が印加されないとき
に、ソ−スフォロア型バッファ回路のカレントソ−スト
ランジスタをオンさせます。すなわち入力信号の有無に
応じて、ソ−スフォロア型バッファ回路の出力レベルを
変化させ、不要な自己発振を防ぐことができます。
ック型分周回路は、入力端子に信号が印加されないとき
に、ソ−スフォロア型バッファ回路のカレントソ−スト
ランジスタをオンさせます。すなわち入力信号の有無に
応じて、ソ−スフォロア型バッファ回路の出力レベルを
変化させ、不要な自己発振を防ぐことができます。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の第１実施例を示す回路図で
ある。従来例と同一構成部分には同一符号を付し、説明
は省略する。
ある。従来例と同一構成部分には同一符号を付し、説明
は省略する。
【００１０】図１において１００はバイアス発生回路を
示しており、バイアス用ＦＥＴ３のソースは、負電圧源
１７に、またゲートは高抵抗２を介して負電源１７に接
続され、さらにゲートはＤＣ成分カット用のキャパシタ
１を介して入力端子１３に接続されている。バイアス用
ＦＥＴ３のドレインはバイアス用負荷抵抗４を介して正
電圧源１６に接続されており、バイアス用ＦＥＴ３のド
レインはレベルシフトダイオード５，バイアス用負荷抵
抗６を介して負電圧源１７に接続されている。
示しており、バイアス用ＦＥＴ３のソースは、負電圧源
１７に、またゲートは高抵抗２を介して負電源１７に接
続され、さらにゲートはＤＣ成分カット用のキャパシタ
１を介して入力端子１３に接続されている。バイアス用
ＦＥＴ３のドレインはバイアス用負荷抵抗４を介して正
電圧源１６に接続されており、バイアス用ＦＥＴ３のド
レインはレベルシフトダイオード５，バイアス用負荷抵
抗６を介して負電圧源１７に接続されている。
【００１１】さらにレベルシフトダイオード５とバイア
ス用負荷抵抗６の接点Ｎは高抵抗７を介してダイナミッ
ク型分周器１８を構成するソースフォロア型バッファ回
路９，１１のカレントソースＦＥＴＱ１，Ｑ２のゲート
に接続されている。
ス用負荷抵抗６の接点Ｎは高抵抗７を介してダイナミッ
ク型分周器１８を構成するソースフォロア型バッファ回
路９，１１のカレントソースＦＥＴＱ１，Ｑ２のゲート
に接続されている。
【００１２】正・負電圧源だけを印加し、ＲＦ信号を入
力しない場合、バイアス用ＦＥＴ３にはゲートバイアス
０Ｖにおけるドレインソース電流（ＩＤＳ）しか流れ
ず、ドレイン電圧は高レベルになる。
力しない場合、バイアス用ＦＥＴ３にはゲートバイアス
０Ｖにおけるドレインソース電流（ＩＤＳ）しか流れ
ず、ドレイン電圧は高レベルになる。
【００１３】このとき、抵抗４を適当な値に選択してお
くと、ダイオード５に順方向電流が流れ、抵抗６の両端
に電位差が生じる。この電位差はソースフォロア型バッ
ファ回路９，１１のカレントソースＦＥＴＱ１，Ｑ２の
ゲート，ソース間電位（以下、ＶGSという）となり、こ
の電圧差はさらにソースフォロアＦＥＴのＶGSとなる。
このようにソースフォロア型バッファ回路９，１１を通
過することで、インバータ回路８の入力電位は、従来の
回路に比べ約２ＶGSだけ低くなり、インバータのゲイン
がとれない状態となる。したがって、分周器回路１８の
自己発振は生じない。
くと、ダイオード５に順方向電流が流れ、抵抗６の両端
に電位差が生じる。この電位差はソースフォロア型バッ
ファ回路９，１１のカレントソースＦＥＴＱ１，Ｑ２の
ゲート，ソース間電位（以下、ＶGSという）となり、こ
の電圧差はさらにソースフォロアＦＥＴのＶGSとなる。
このようにソースフォロア型バッファ回路９，１１を通
過することで、インバータ回路８の入力電位は、従来の
回路に比べ約２ＶGSだけ低くなり、インバータのゲイン
がとれない状態となる。したがって、分周器回路１８の
自己発振は生じない。
【００１４】通常、ＶGSが０．３Ｖ以上になるように抵
抗６を設定した場合、インバータ８を構成するＦＥＴの
ＶGSは−０．３Ｖ以下になり、インバータ出力振幅が半
分以下となり、発振はとまる。
抗６を設定した場合、インバータ８を構成するＦＥＴの
ＶGSは−０．３Ｖ以下になり、インバータ出力振幅が半
分以下となり、発振はとまる。
【００１５】次にＲＦ信号が入力端子１３に入力された
場合、バイアス用ＦＥＴ３のＶGSは正電位に振り込ま
れ、平均のＩDSは大きくなり、ドレイン電位は低レベル
になる。このとき抵抗４を適当な値を選ぶことで、ダイ
オード５はカットオフし、分周器回路のカレントソース
ＦＥＴＱ１，Ｑ２のＶGSは０Ｖとなる。通常、ＦＥＴ３
のＶTを−０．５Ｖ程度で用いた場合、＋４ｄＢｍ程度
の信号を入力することで、ＩDSが約１．５倍になり、抵
抗４に適当な抵抗値を選んだ場合、ＶDSは１．４Ｖ以下
となり、ダイオードはカットオフする。これにより、ソ
ースフォロア型バッファ回路９，１１による従来回路と
の電位のずれはなくなり、入力及び相補入力信号を端子
１５，１６から入力することで正常動作を行う。
場合、バイアス用ＦＥＴ３のＶGSは正電位に振り込ま
れ、平均のＩDSは大きくなり、ドレイン電位は低レベル
になる。このとき抵抗４を適当な値を選ぶことで、ダイ
オード５はカットオフし、分周器回路のカレントソース
ＦＥＴＱ１，Ｑ２のＶGSは０Ｖとなる。通常、ＦＥＴ３
のＶTを−０．５Ｖ程度で用いた場合、＋４ｄＢｍ程度
の信号を入力することで、ＩDSが約１．５倍になり、抵
抗４に適当な抵抗値を選んだ場合、ＶDSは１．４Ｖ以下
となり、ダイオードはカットオフする。これにより、ソ
ースフォロア型バッファ回路９，１１による従来回路と
の電位のずれはなくなり、入力及び相補入力信号を端子
１５，１６から入力することで正常動作を行う。
【００１６】第２図は本発明の第２実施例を示す回路図
である。第２実施例の特徴はバイアス発生回路１００の
入力端子１３とＤＣカット用キャパシタとの間に増幅回
路１９を設けたことである。バイアス発生回路１００の
信号入力を増幅回路１９を通して増幅することで、微小
な入力信号でもバイアスを切り換えることができる。動
作原理は第１実施例と同じである。
である。第２実施例の特徴はバイアス発生回路１００の
入力端子１３とＤＣカット用キャパシタとの間に増幅回
路１９を設けたことである。バイアス発生回路１００の
信号入力を増幅回路１９を通して増幅することで、微小
な入力信号でもバイアスを切り換えることができる。動
作原理は第１実施例と同じである。
【００１７】上記実施例において、抵抗４，７，２，６
は第１，第２，第３，第４バイアス抵抗として機能して
いる。
は第１，第２，第３，第４バイアス抵抗として機能して
いる。
【００１８】
【発明の効果】以上説明したように本発明は、ＧaＡSダ
イナミック型分周器回路において、ＲＦ入力信号をバイ
アス発生回路に供給，停止することで異なるバイアス条
件を発生させ、前記発生バイアスをダイナミック型分周
器のソースフォロア型バッファ回路におけるカレントソ
ースＦＥＴのゲートに印加する。その結果、ＲＦ信号が
入力されない場合には、自己発振を起こさないダイナミ
ック型分周器回路が得られる。
イナミック型分周器回路において、ＲＦ入力信号をバイ
アス発生回路に供給，停止することで異なるバイアス条
件を発生させ、前記発生バイアスをダイナミック型分周
器のソースフォロア型バッファ回路におけるカレントソ
ースＦＥＴのゲートに印加する。その結果、ＲＦ信号が
入力されない場合には、自己発振を起こさないダイナミ
ック型分周器回路が得られる。
【図１】本発明の第１実施例の回路図である。
【図２】本発明の第２実施例の回路図である。
【図３】従来例の回路図である。
１ ＤＣカット用キャパシタ ２ 高抵抗 ３ バイアス用ＦＥＴ ４ バイアス用負荷抵抗 ５ レベルシフトダイオード ６ バイアス用負荷抵抗 ７ 高抵抗 ８ インバータ回路 ９ ソースフォロア型バッファ回路 １１ ソースフォロア型バッファ回路 １０ トランスファーゲートＦＥＴ １２ トランスファーゲートＦＥＴ １３ 入力端子 １４ 入力端子 １５ 相補入力端子 １６ 正電圧電源 １７ 負電圧電源 １８ ダイナミック型分周回路 １９ 増幅回路 １００ バイアス発生回路
Claims (2)
- 【請求項１】 入力信号を分周するインバ−タ回路及び
ソ−スフォロア型バッファ回路を含むＧａＡｓダイナミ
ック型分周回路において、前記ソ−スフォロア型バッフ
ァ回路は、その出力信号のバイアスを変化させるカレン
トソ−スＦＥＴを有し、前記入力信号が印加されないと
きは、前記入力信号印加時より前記出力信号のバイアス
を下げる制御信号を発生するバイアス発生回路を含むこ
とを特徴とするＧａＡｓダイナミック型分周回路。 - 【請求項２】 前記制御信号は前記カレントソ−スＦ
ＥＴのゲ−ト電位を制御することを特徴とする請求項１
記載のＧａＡｓダイナミック型分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028072A JP2993142B2 (ja) | 1991-01-29 | 1991-01-29 | ＧａＡＳダイナミック型分周器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028072A JP2993142B2 (ja) | 1991-01-29 | 1991-01-29 | ＧａＡＳダイナミック型分周器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253422A JPH04253422A (ja) | 1992-09-09 |
| JP2993142B2 true JP2993142B2 (ja) | 1999-12-20 |
Family
ID=12238570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028072A Expired - Fee Related JP2993142B2 (ja) | 1991-01-29 | 1991-01-29 | ＧａＡＳダイナミック型分周器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993142B2 (ja) |
-
1991
- 1991-01-29 JP JP3028072A patent/JP2993142B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04253422A (ja) | 1992-09-09 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |