JP3104657B2 - ステップアテネータ - Google Patents
ステップアテネータInfo
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- JP3104657B2 JP3104657B2 JP09300323A JP30032397A JP3104657B2 JP 3104657 B2 JP3104657 B2 JP 3104657B2 JP 09300323 A JP09300323 A JP 09300323A JP 30032397 A JP30032397 A JP 30032397A JP 3104657 B2 JP3104657 B2 JP 3104657B2
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Description
【０００１】
【発明の属する技術分野】本発明はステップアテネータ
に関し、特にマイクロ波周波数帯において使用されるス
テップアテネータに関する。
に関し、特にマイクロ波周波数帯において使用されるス
テップアテネータに関する。
【０００２】
【従来の技術】従来のステップアテネータを図６に示
す。図６に示すように従来のステップアテネータは入力
端子２１、出力端子２２および制御端子２３，２４と抵
抗２６，２７，２８およびゲートを保護する為の抵抗２
９，３０とＭＥＳＦＥＴ３１，３２とを含むＴ字型のス
テップアテネータとして構成される。
す。図６に示すように従来のステップアテネータは入力
端子２１、出力端子２２および制御端子２３，２４と抵
抗２６，２７，２８およびゲートを保護する為の抵抗２
９，３０とＭＥＳＦＥＴ３１，３２とを含むＴ字型のス
テップアテネータとして構成される。
【０００３】当該ステップアテネータをスルー状態、す
なわち、非アテネーション状態とする場合には制御端子
２３に“Ｌ”レベルの制御信号を供給し、ＭＥＳＦＥＴ
３１をＯＦＦ状態にするとともに、制御端子２４に
“Ｈ”レベルの制御信号を供給し、ＭＥＳＦＥＴ３２を
ＯＮ状態にする。
なわち、非アテネーション状態とする場合には制御端子
２３に“Ｌ”レベルの制御信号を供給し、ＭＥＳＦＥＴ
３１をＯＦＦ状態にするとともに、制御端子２４に
“Ｈ”レベルの制御信号を供給し、ＭＥＳＦＥＴ３２を
ＯＮ状態にする。
【０００４】これにより入力端子１に入力された入力信
号は抵抗２６，２７とＭＥＳＦＥＴ３２の内部インピー
ダンスとの並列回路を介して出力端子２へそのまま出力
される。
号は抵抗２６，２７とＭＥＳＦＥＴ３２の内部インピー
ダンスとの並列回路を介して出力端子２へそのまま出力
される。
【０００５】一方、アテネーション状態にする場合は制
御端子２３に“Ｈ”レベルの信号を供給しＭＥＳＦＥＴ
３１をＯＮ状態にするとともに制御端子２４に“Ｌ”レ
ベルの信号を供給しＭＥＳＦＥＴ３２をＯＦＦ状態にす
る。これにより入力端子１に入力された入力信号は抵抗
２６，２７，２８およびＭＥＳＦＥＴ３１の内部インピ
ーダンスにより減衰されて出力端子２へ出力される。
御端子２３に“Ｈ”レベルの信号を供給しＭＥＳＦＥＴ
３１をＯＮ状態にするとともに制御端子２４に“Ｌ”レ
ベルの信号を供給しＭＥＳＦＥＴ３２をＯＦＦ状態にす
る。これにより入力端子１に入力された入力信号は抵抗
２６，２７，２８およびＭＥＳＦＥＴ３１の内部インピ
ーダンスにより減衰されて出力端子２へ出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、図６に
示した従来のステップアテネータには次の問題があっ
た。すなわち、入力信号がいかなる周波数であっても、
常にスルー状態における出力レベルとアテネーション状
態における出力レベルとの差、つまり減衰量が所望のレ
ベルと一致するのが理想的であるが、実際のステップア
テネータは、スルー状態における出力レベルとアテネー
ション状態における出力レベルとの差が所望のレベルか
らずれるという、アテネーション設定誤差が生じてしま
う。かかるアテネーション設定誤差は、入力信号が高周
波であればあるほど顕著となるため、図６に示した従来
のステップアテネータでは、アテネーション設定誤差の
小さい、比較的低周波の帯域でしか精度の良い減衰特性
が得られなかった。
示した従来のステップアテネータには次の問題があっ
た。すなわち、入力信号がいかなる周波数であっても、
常にスルー状態における出力レベルとアテネーション状
態における出力レベルとの差、つまり減衰量が所望のレ
ベルと一致するのが理想的であるが、実際のステップア
テネータは、スルー状態における出力レベルとアテネー
ション状態における出力レベルとの差が所望のレベルか
らずれるという、アテネーション設定誤差が生じてしま
う。かかるアテネーション設定誤差は、入力信号が高周
波であればあるほど顕著となるため、図６に示した従来
のステップアテネータでは、アテネーション設定誤差の
小さい、比較的低周波の帯域でしか精度の良い減衰特性
が得られなかった。
【０００７】これは、アテネーション状態における出力
レベルは入力信号の周波数の影響を比較的受けず、良好
な周波数特性が得られる一方、スルー状態における出力
レベルは入力信号の周波数の影響を大きく受け、高周波
になればなるほど通過損失が増大し、出力レベルが低下
する傾向にあることに起因している。このため、高周波
になればなるほどスルー状態における出力レベルとアテ
ネーション状態における出力レベルとの差（減衰量）が
所望の減衰量よりも小さくなり、すなわちアテネーショ
ン設定誤差が増大するのである。
レベルは入力信号の周波数の影響を比較的受けず、良好
な周波数特性が得られる一方、スルー状態における出力
レベルは入力信号の周波数の影響を大きく受け、高周波
になればなるほど通過損失が増大し、出力レベルが低下
する傾向にあることに起因している。このため、高周波
になればなるほどスルー状態における出力レベルとアテ
ネーション状態における出力レベルとの差（減衰量）が
所望の減衰量よりも小さくなり、すなわちアテネーショ
ン設定誤差が増大するのである。
【０００８】これを示すのが図４である。図４によれ
ば、高周波領域になればなるほどアテネーション設定誤
差がマイナス方向、すなわち減衰量不足となっているこ
とが分かる。
ば、高周波領域になればなるほどアテネーション設定誤
差がマイナス方向、すなわち減衰量不足となっているこ
とが分かる。
【０００９】したがって、本発明は、アテネーション設
定誤差を低減し、広い周波数帯域で精度の良い減衰量が
得られるステップアテネータを提供することである。
定誤差を低減し、広い周波数帯域で精度の良い減衰量が
得られるステップアテネータを提供することである。
【００１０】
【課題を解決するための手段】本発明は、アテネーショ
ン設定誤差がスルー状態における減衰量（通過損失）と
アテネーション状態における減衰量（通過損失）との相
対関係によって決まることから、スルー状態における減
衰量（通過損失）及びアテネーション状態における減衰
量（通過損失）の少なくともいずれか一方を調整する手
段を備えることにより、アテネーション設定誤差の調整
を可能とするものである。
ン設定誤差がスルー状態における減衰量（通過損失）と
アテネーション状態における減衰量（通過損失）との相
対関係によって決まることから、スルー状態における減
衰量（通過損失）及びアテネーション状態における減衰
量（通過損失）の少なくともいずれか一方を調整する手
段を備えることにより、アテネーション設定誤差の調整
を可能とするものである。
【００１１】すなわち、本発明によれば、入力信号が供
給される入力端子と、出力端子と、制御信号が供給され
る制御端子と、前記制御信号が第１の論理レベルである
ときには前記入力信号を第１の周波数特性を有する第１
の減衰量にて減衰させて前記出力端子に供給する第１の
減衰手段と、前記制御信号が前記第１の論理レベルとは
異なる第２の論理レベルであるときには前記入力信号を
前記第１の周波数特性とは異なる第２の周波数特性を有
する前記第１の減衰量よりも大きい第２の減衰量にて減
衰させて前記出力端子に供給する第２の減衰手段と、前
記制御端子から前記第２の減衰手段までのインピーダン
スを変化させ前記第２の周波数特性を調整する調整手段
とを備えるステップアテネータが提供される。
給される入力端子と、出力端子と、制御信号が供給され
る制御端子と、前記制御信号が第１の論理レベルである
ときには前記入力信号を第１の周波数特性を有する第１
の減衰量にて減衰させて前記出力端子に供給する第１の
減衰手段と、前記制御信号が前記第１の論理レベルとは
異なる第２の論理レベルであるときには前記入力信号を
前記第１の周波数特性とは異なる第２の周波数特性を有
する前記第１の減衰量よりも大きい第２の減衰量にて減
衰させて前記出力端子に供給する第２の減衰手段と、前
記制御端子から前記第２の減衰手段までのインピーダン
スを変化させ前記第２の周波数特性を調整する調整手段
とを備えるステップアテネータが提供される。
【００１２】また、本発明によれば、入力端子と出力端
子との間に接続された減衰手段と、入力端子と出力端子
との間に減衰手段と並列に接続され制御電極を有する第
１のトランジスタと、スルー状態とするかアテネーショ
ン状態とするかを選択する第１の制御端子と、第１のト
ランジスタの制御電極と第１の制御端子との間に接続さ
れ第１のトランジスタの制御電極から第１の制御端子ま
でのインピーダンスを変化させる手段とを備えるステッ
プアテネータが提供される。
子との間に接続された減衰手段と、入力端子と出力端子
との間に減衰手段と並列に接続され制御電極を有する第
１のトランジスタと、スルー状態とするかアテネーショ
ン状態とするかを選択する第１の制御端子と、第１のト
ランジスタの制御電極と第１の制御端子との間に接続さ
れ第１のトランジスタの制御電極から第１の制御端子ま
でのインピーダンスを変化させる手段とを備えるステッ
プアテネータが提供される。
【００１３】
【発明の実施の形態】本発明の一実施の形態によるステ
ップアテネータ１００の回路図を図１に示す。図１に示
すステップアテネータ１００は、アテネーション状態に
おける減衰量（通過損失）を調整する手段を付加するこ
とによりアテネーション設定誤差の調節を可能としたも
のである。以下、ステップアテネータ１００の具体的回
路構成及び動作について詳述する。
ップアテネータ１００の回路図を図１に示す。図１に示
すステップアテネータ１００は、アテネーション状態に
おける減衰量（通過損失）を調整する手段を付加するこ
とによりアテネーション設定誤差の調節を可能としたも
のである。以下、ステップアテネータ１００の具体的回
路構成及び動作について詳述する。
【００１４】ステップアテネータ１００は、特に限定さ
れないが、厚さ８０μｍのＧａＡｓ基板上に形成された
集積回路であり、特にマイクロ波周波数帯において使用
するのに好適である。尚、本ステップアテネータ１００
はシリコーン基板上に形成してもよく、また他の回路が
形成される半導体基板上に形成してもよい。さらに、半
導体基板上に集積することなく、単体（ディスクリー
ト）の抵抗及びトランジスタをプリント基板上で配線す
ることにより形成しても良い。
れないが、厚さ８０μｍのＧａＡｓ基板上に形成された
集積回路であり、特にマイクロ波周波数帯において使用
するのに好適である。尚、本ステップアテネータ１００
はシリコーン基板上に形成してもよく、また他の回路が
形成される半導体基板上に形成してもよい。さらに、半
導体基板上に集積することなく、単体（ディスクリー
ト）の抵抗及びトランジスタをプリント基板上で配線す
ることにより形成しても良い。
【００１５】図１に示すとおり、ステップアテネータ１
００は入力端子１、出力端子２、制御端子３乃至５、抵
抗６乃至１０、ＭＥＳＦＥＴ１２，１３、調節回路１５
を有しており、調節回路１５は抵抗１１及びＭＥＳＦＥ
Ｔ１４からなり、これらは図１に示すとおりに接続され
ている。特に限定されないが、抵抗６乃至１１はそれぞ
れ１５．５Ω、１５．５Ω、８５Ω、４ＫΩ、及び４Ｋ
Ωに設定される。また、特に限定されないが、ＭＥＳＦ
ＥＴ１２乃至１４のゲート幅はそれぞれ１００μｍ、４
００μｍ、及び１００μｍに設定される。
００は入力端子１、出力端子２、制御端子３乃至５、抵
抗６乃至１０、ＭＥＳＦＥＴ１２，１３、調節回路１５
を有しており、調節回路１５は抵抗１１及びＭＥＳＦＥ
Ｔ１４からなり、これらは図１に示すとおりに接続され
ている。特に限定されないが、抵抗６乃至１１はそれぞ
れ１５．５Ω、１５．５Ω、８５Ω、４ＫΩ、及び４Ｋ
Ωに設定される。また、特に限定されないが、ＭＥＳＦ
ＥＴ１２乃至１４のゲート幅はそれぞれ１００μｍ、４
００μｍ、及び１００μｍに設定される。
【００１６】次に、ステップアテネータ１００の動作に
ついて説明するが、以下、入力端子１に供給される信号
を減衰させて出力端子２から出力させる状態を「アテネ
ーション状態」、減衰させることなく出力させる状態を
「スルー状態」と呼ぶ。尚、実際には、スルー状態にお
いてもある程度の減衰が生じることはもちろんである。
ついて説明するが、以下、入力端子１に供給される信号
を減衰させて出力端子２から出力させる状態を「アテネ
ーション状態」、減衰させることなく出力させる状態を
「スルー状態」と呼ぶ。尚、実際には、スルー状態にお
いてもある程度の減衰が生じることはもちろんである。
【００１７】まず、ステップアテネータ１００をアテネ
ーション状態とする場合には、制御端子３にハイレベ
ル、例えば０Ｖの電圧を印加し、制御端子４にローレベ
ル、例えば−５Ｖの電圧を印加し、ＭＥＳＦＥＴ１２を
導通状態、ＭＥＳＦＥＴ１３を非導通状態とする。これ
により、入力端子１に供給される入力信号は抵抗６乃至
８及びＭＥＳＦＥＴ１２の内部抵抗によって減衰し、出
力端子１２へ出力される。尚、アテネーション状態にお
いて制御端子５に印加される電圧については後述する。
ーション状態とする場合には、制御端子３にハイレベ
ル、例えば０Ｖの電圧を印加し、制御端子４にローレベ
ル、例えば−５Ｖの電圧を印加し、ＭＥＳＦＥＴ１２を
導通状態、ＭＥＳＦＥＴ１３を非導通状態とする。これ
により、入力端子１に供給される入力信号は抵抗６乃至
８及びＭＥＳＦＥＴ１２の内部抵抗によって減衰し、出
力端子１２へ出力される。尚、アテネーション状態にお
いて制御端子５に印加される電圧については後述する。
【００１８】一方、スルー状態とする場合には、制御端
子３にローレベル、例えば−５Ｖの電圧を印加し、制御
端子４にハイレベル、例えば０Ｖの電圧を印加し、ＭＥ
ＳＦＥＴ１２を非導通状態、ＭＥＳＦＥＴ１３を導通状
態とする。これにより、入力端子１に供給される入力信
号は抵抗６及び７とＭＥＳＦＥＴ１３からなる並列回路
を介して、出力端子２へほぼそのまま出力される。但
し、入力端子１に供給される入力信号が高周波であれば
あるほど、非導通状態にあるＭＥＳＦＥＴ１２のソース
・ドレイン間容量に起因する損失の影響が顕著となるの
で、スルー状態における減衰量（通過損失）は入力信号
が高周波であればあるほど大きくなる。尚、スルー状態
において制御端子５に印加される電圧についてはやはり
後述する。
子３にローレベル、例えば−５Ｖの電圧を印加し、制御
端子４にハイレベル、例えば０Ｖの電圧を印加し、ＭＥ
ＳＦＥＴ１２を非導通状態、ＭＥＳＦＥＴ１３を導通状
態とする。これにより、入力端子１に供給される入力信
号は抵抗６及び７とＭＥＳＦＥＴ１３からなる並列回路
を介して、出力端子２へほぼそのまま出力される。但
し、入力端子１に供給される入力信号が高周波であれば
あるほど、非導通状態にあるＭＥＳＦＥＴ１２のソース
・ドレイン間容量に起因する損失の影響が顕著となるの
で、スルー状態における減衰量（通過損失）は入力信号
が高周波であればあるほど大きくなる。尚、スルー状態
において制御端子５に印加される電圧についてはやはり
後述する。
【００１９】このように、ステップアテネータ１００を
アテネーション状態とするかスルー状態とするかは、制
御端子３及び４に印加する電圧の論理レベルによって決
定するのであるが、上述の通り、スルー状態における減
衰量（通過損失）は高周波になればなるほど大きくなる
というある周波数特性を持つため、高周波になればなる
ほどアテネーション状態における減衰量（通過損失）と
スルー状態における減衰量（通過損失）との差が所望の
値から外れてしまう。
アテネーション状態とするかスルー状態とするかは、制
御端子３及び４に印加する電圧の論理レベルによって決
定するのであるが、上述の通り、スルー状態における減
衰量（通過損失）は高周波になればなるほど大きくなる
というある周波数特性を持つため、高周波になればなる
ほどアテネーション状態における減衰量（通過損失）と
スルー状態における減衰量（通過損失）との差が所望の
値から外れてしまう。
【００２０】そこで、本発明の一実施形態によるステッ
プアテネータ１００によれば、調節回路１５及びこれを
制御する制御端子５を設け、かかる制御端子５に印加さ
れる電圧を調整することによりアテネーション設定誤差
の調節を可能としている。本発明の一実施形態によるス
テップアテネータ１００は、アテネーション状態におけ
る減衰量（通過損失）を調節することによりアテネーシ
ョン設定誤差を調整するものであり、以下、図２を参照
して、その調節方法及び原理を説明する。
プアテネータ１００によれば、調節回路１５及びこれを
制御する制御端子５を設け、かかる制御端子５に印加さ
れる電圧を調整することによりアテネーション設定誤差
の調節を可能としている。本発明の一実施形態によるス
テップアテネータ１００は、アテネーション状態におけ
る減衰量（通過損失）を調節することによりアテネーシ
ョン設定誤差を調整するものであり、以下、図２を参照
して、その調節方法及び原理を説明する。
【００２１】図２は、アテネーション状態におけるステ
ップアテネータ１００の等価回路であり、導通状態にあ
るＭＥＳＦＥＴ１２は内部抵抗Ｒ１２として表され、非
導通状態にあるＭＥＳＦＥＴ１３は、内部抵抗Ｒ１３、
寄生容量Ｃ１３ａ乃至Ｃ１３ｃ、寄生インダクタンスＬ
１３ａ乃至Ｌ１３ｃとして表されている。さらに、調節
回路１５内のＭＥＳＦＥＴ１４は、内部抵抗Ｒ１４、寄
生容量Ｃ１４、寄生インダクタンスＬ１４ａ乃至Ｌ１４
ｃとして表されている。尚、アテネーション状態のた
め、制御端子４には上述の通り−５Ｖの電圧が印加され
ている。
ップアテネータ１００の等価回路であり、導通状態にあ
るＭＥＳＦＥＴ１２は内部抵抗Ｒ１２として表され、非
導通状態にあるＭＥＳＦＥＴ１３は、内部抵抗Ｒ１３、
寄生容量Ｃ１３ａ乃至Ｃ１３ｃ、寄生インダクタンスＬ
１３ａ乃至Ｌ１３ｃとして表されている。さらに、調節
回路１５内のＭＥＳＦＥＴ１４は、内部抵抗Ｒ１４、寄
生容量Ｃ１４、寄生インダクタンスＬ１４ａ乃至Ｌ１４
ｃとして表されている。尚、アテネーション状態のた
め、制御端子４には上述の通り−５Ｖの電圧が印加され
ている。
【００２２】ここで、内部抵抗Ｒ１４及び寄生容量Ｃ１
４は、制御端子５に印加される電圧によって決定される
ので、制御端子５に例えば−８Ｖの電圧を印加しＭＥＳ
ＦＥＴ１４を非導通状態とすれば、制御端子４と図２に
示す破線Ａとの間のインピーダンスＺｃは、ステップア
テネータ１００の特性インピーダンスＺｏに対して十分
大きな値となる。このため、入力端子１に供給される入
力信号は制御端子４にはほとんど現れない。このときの
ステップアテネータ１００のスキャッタリングパラメー
タＳ２１（ｄＢ）は、入力信号の角周波数をωとおく
と、次式により与えられる。 但し、スキャッタリングパラメータＳ２１は、各回路素
子が特性インピーダンスＺｏにより正規化されているも
のとする。このように、制御端子５に印加する電圧を例
えば−８ＶとしＭＥＳＦＥＴ１４を非導通状態とすれ
ば、アテネーション状態におけるステップアテネータ１
００の周波数特性は、各抵抗Ｒ６乃至Ｒ８及びＲ１２の
抵抗値と、ＭＥＳＦＥＴ１３の寄生成分である抵抗Ｒ１
３、寄生容量Ｃ１３ａ、寄生インダクタンスＬ１３ａ及
びＬ１３ｂによって一義的に決まり、図２に示す破線Ａ
より上の回路はほとんど影響を及ぼさない。このため、
アテネーション状態における周波数特性は、スルー状態
における周波数特性とは異なり、フラットとなる。した
がって、この場合には、従来と同様、入力信号が高周波
になればなるほどアテネーション設定誤差はマイナス方
向にずれ込んでしまう。
４は、制御端子５に印加される電圧によって決定される
ので、制御端子５に例えば−８Ｖの電圧を印加しＭＥＳ
ＦＥＴ１４を非導通状態とすれば、制御端子４と図２に
示す破線Ａとの間のインピーダンスＺｃは、ステップア
テネータ１００の特性インピーダンスＺｏに対して十分
大きな値となる。このため、入力端子１に供給される入
力信号は制御端子４にはほとんど現れない。このときの
ステップアテネータ１００のスキャッタリングパラメー
タＳ２１（ｄＢ）は、入力信号の角周波数をωとおく
と、次式により与えられる。 但し、スキャッタリングパラメータＳ２１は、各回路素
子が特性インピーダンスＺｏにより正規化されているも
のとする。このように、制御端子５に印加する電圧を例
えば−８ＶとしＭＥＳＦＥＴ１４を非導通状態とすれ
ば、アテネーション状態におけるステップアテネータ１
００の周波数特性は、各抵抗Ｒ６乃至Ｒ８及びＲ１２の
抵抗値と、ＭＥＳＦＥＴ１３の寄生成分である抵抗Ｒ１
３、寄生容量Ｃ１３ａ、寄生インダクタンスＬ１３ａ及
びＬ１３ｂによって一義的に決まり、図２に示す破線Ａ
より上の回路はほとんど影響を及ぼさない。このため、
アテネーション状態における周波数特性は、スルー状態
における周波数特性とは異なり、フラットとなる。した
がって、この場合には、従来と同様、入力信号が高周波
になればなるほどアテネーション設定誤差はマイナス方
向にずれ込んでしまう。
【００２３】一方、制御端子５に例えば−５．１Ｖの電
圧を印加しＭＥＳＦＥＴ１４を僅かに導通状態とすれ
ば、制御端子４と図２に示す破線Ａとの間のインピーダ
ンスＺｃは導通状態に応じて小さくなる。すなわち、入
力端子１に供給される入力信号の特に高周波成分が寄生
容量Ｃ１３ｂ及びＣ１３ｃを介して制御端子４に現れ、
これにより入力信号が減衰されることになる。かかる減
衰量は入力信号が高周波であればあるほど大きくなるた
め、結果的に、アテネーション状態における周波数特性
がスルー状態における周波数特性と同様、高周波領域に
おいて低下することとなる。
圧を印加しＭＥＳＦＥＴ１４を僅かに導通状態とすれ
ば、制御端子４と図２に示す破線Ａとの間のインピーダ
ンスＺｃは導通状態に応じて小さくなる。すなわち、入
力端子１に供給される入力信号の特に高周波成分が寄生
容量Ｃ１３ｂ及びＣ１３ｃを介して制御端子４に現れ、
これにより入力信号が減衰されることになる。かかる減
衰量は入力信号が高周波であればあるほど大きくなるた
め、結果的に、アテネーション状態における周波数特性
がスルー状態における周波数特性と同様、高周波領域に
おいて低下することとなる。
【００２４】上述の通り、アテネーション設定誤差は、
スルー状態における出力レベルとアテネーション状態に
おける出力レベルとの差（減衰量）が所望のレベルから
どの程度ずれているかを示すものであるから、制御端子
５に印加する電圧を調製することにより、アテネーショ
ン状態における周波数特性とスルー状態における周波数
特性とを一致乃至近接させれば、アテネーション設定誤
差が広帯域にわたって小さくなることが理解できる。
スルー状態における出力レベルとアテネーション状態に
おける出力レベルとの差（減衰量）が所望のレベルから
どの程度ずれているかを示すものであるから、制御端子
５に印加する電圧を調製することにより、アテネーショ
ン状態における周波数特性とスルー状態における周波数
特性とを一致乃至近接させれば、アテネーション設定誤
差が広帯域にわたって小さくなることが理解できる。
【００２５】つまり、入力端子１から制御端子４へ流れ
込む信号をα（ｄＢ）とおくと、このときのスキャッタ
リングパラメータＳ２１′は となるので、制御端子５に印加する電圧を調整すること
により、入力端子１から制御端子４へ流れ込む信号α
（ｄＢ）の値が変化するので、制御端子５に印加する電
圧を調整することによってスキャッタリングパラメータ
Ｓ２１′の特性をスルー状態における特性に一致乃至接
近させることができる。
込む信号をα（ｄＢ）とおくと、このときのスキャッタ
リングパラメータＳ２１′は となるので、制御端子５に印加する電圧を調整すること
により、入力端子１から制御端子４へ流れ込む信号α
（ｄＢ）の値が変化するので、制御端子５に印加する電
圧を調整することによってスキャッタリングパラメータ
Ｓ２１′の特性をスルー状態における特性に一致乃至接
近させることができる。
【００２６】尚、上述の例では、制御端子５に−５．１
Ｖの電圧を印加したが、本発明はこれに限定されること
なく、種々の電圧を印加しうる。例えば、アテネーショ
ン時における高周波成分の減衰量をさらに大きくする必
要があれば、制御端子５により高い電圧、例えば−５．
０５Ｖを印加すればよい。また、スルー状態において
は、制御端子４に０Ｖの電圧が印加されＭＥＳＦＥＴ１
３が導通状態となっているので、制御端子５に印加され
る電圧はスルー特性に影響を与えない。このため、制御
端子５には、スルー状態においてもアテネーション状態
においても同じ電圧、例えば−５．１Ｖを印加すれば足
りる。
Ｖの電圧を印加したが、本発明はこれに限定されること
なく、種々の電圧を印加しうる。例えば、アテネーショ
ン時における高周波成分の減衰量をさらに大きくする必
要があれば、制御端子５により高い電圧、例えば−５．
０５Ｖを印加すればよい。また、スルー状態において
は、制御端子４に０Ｖの電圧が印加されＭＥＳＦＥＴ１
３が導通状態となっているので、制御端子５に印加され
る電圧はスルー特性に影響を与えない。このため、制御
端子５には、スルー状態においてもアテネーション状態
においても同じ電圧、例えば−５．１Ｖを印加すれば足
りる。
【００２７】図５は、ステップアテネータ１００のアテ
ネーション設定誤差を示す図であり、入力信号が高周波
になればなるほどアテネーション設定誤差が一方的にマ
イナス方向へずれ込むという従来の特性が改善され、入
力信号の周波数にかかわらず０ｄＢ付近で安定したアテ
ネーション設定誤差が得られることが分かる。
ネーション設定誤差を示す図であり、入力信号が高周波
になればなるほどアテネーション設定誤差が一方的にマ
イナス方向へずれ込むという従来の特性が改善され、入
力信号の周波数にかかわらず０ｄＢ付近で安定したアテ
ネーション設定誤差が得られることが分かる。
【００２８】このように、本発明の一実施の形態による
ステップアテネータ１００は、アテネーション状態にお
ける周波数特性を調整する手段を設けたことにより、広
帯域にわたって良好なアテネーション特性を得ることが
できる。
ステップアテネータ１００は、アテネーション状態にお
ける周波数特性を調整する手段を設けたことにより、広
帯域にわたって良好なアテネーション特性を得ることが
できる。
【００２９】次に本発明の他の実施の形態におけるステ
ップアテネータにつき、図３を参照して説明する。
ップアテネータにつき、図３を参照して説明する。
【００３０】図３は、図１において説明したステップア
テネータ１００を直列接続することにより様々な減衰量
を得ることができる、マルチビット対応のステップアテ
ネータ３００を示す図である。図において、各ステップ
アテネータ１０１，１０２及び１０３は図１において示
したステップアテネータ１００と同様の回路構成である
が、それぞれアテネーション状態における減衰量に差を
もたせており、例えば、ステップアテネータ１０１の減
衰量は１ｄＢ、ステップアテネータ１０２の減衰量は２
ｄＢ、ステップアテネータ１０３の減衰量は４ｄＢとな
るよう、各抵抗等の値が設定されている。
テネータ１００を直列接続することにより様々な減衰量
を得ることができる、マルチビット対応のステップアテ
ネータ３００を示す図である。図において、各ステップ
アテネータ１０１，１０２及び１０３は図１において示
したステップアテネータ１００と同様の回路構成である
が、それぞれアテネーション状態における減衰量に差を
もたせており、例えば、ステップアテネータ１０１の減
衰量は１ｄＢ、ステップアテネータ１０２の減衰量は２
ｄＢ、ステップアテネータ１０３の減衰量は４ｄＢとな
るよう、各抵抗等の値が設定されている。
【００３１】かかる構成により、入力端子１−１に供給
される入力信号は各ステップアテネータ１０１乃至１０
３によって減衰され若しくは減衰されることなく出力端
子２−３へ出力される。各ステップアテネータ１０１乃
至１０３をアテネーション状態とするかスルー状態とす
るかは、それぞれ設けられた制御端子３−１及び４−
１、３−２及び４−２、３−３及び４−３に供給される
電圧（論理レベル）によって制御され、その制御方法は
ステップアテネータ１００の場合と同様である。また、
各ステップアテネータ１０１乃至１０３は、それぞれ制
御端子５−１、５−２及び５−３を備えており、それぞ
れ独立して調整することができるので、製造上のばらつ
きが生じても制御端子５−１、５−２及び５−３に供給
する電圧を調整することにより広帯域にわたって良好な
アテネーション特性を得ることができる。
される入力信号は各ステップアテネータ１０１乃至１０
３によって減衰され若しくは減衰されることなく出力端
子２−３へ出力される。各ステップアテネータ１０１乃
至１０３をアテネーション状態とするかスルー状態とす
るかは、それぞれ設けられた制御端子３−１及び４−
１、３−２及び４−２、３−３及び４−３に供給される
電圧（論理レベル）によって制御され、その制御方法は
ステップアテネータ１００の場合と同様である。また、
各ステップアテネータ１０１乃至１０３は、それぞれ制
御端子５−１、５−２及び５−３を備えており、それぞ
れ独立して調整することができるので、製造上のばらつ
きが生じても制御端子５−１、５−２及び５−３に供給
する電圧を調整することにより広帯域にわたって良好な
アテネーション特性を得ることができる。
【００３２】尚、直列接続されるステップアテネータの
段数は３段に限定されず、２段でも４段でもよく、また
各ステップアテネーション１０１，１０２及び１０３の
アテネーション状態における減衰量は上記減衰量に限定
されず、例えば３ｄＢ、６ｄＢ及び１２ｄＢでもよい。
但し、各ステップアテネータのアテネーション状態にお
ける減衰量は２進数による重みづけ（１、２、４、８
…）がされた減衰量に設定されることが好ましい。最も
きめ細かい減衰量制御が可能となるからである。
段数は３段に限定されず、２段でも４段でもよく、また
各ステップアテネーション１０１，１０２及び１０３の
アテネーション状態における減衰量は上記減衰量に限定
されず、例えば３ｄＢ、６ｄＢ及び１２ｄＢでもよい。
但し、各ステップアテネータのアテネーション状態にお
ける減衰量は２進数による重みづけ（１、２、４、８
…）がされた減衰量に設定されることが好ましい。最も
きめ細かい減衰量制御が可能となるからである。
【００３３】
【発明の効果】このように、本発明によるステップアテ
ネータは、アテネーション状態における周波数特性を調
整する調整回路を備えているのでアテネーション設定誤
差を広帯域で小さくすることが出来る。
ネータは、アテネーション状態における周波数特性を調
整する調整回路を備えているのでアテネーション設定誤
差を広帯域で小さくすることが出来る。
【図１】本発明の一実施形態によるステップアテネータ
１００を示す回路図である。
１００を示す回路図である。
【図２】ステップアテネータ１００のアテネーション状
態時における等価回路図である。
態時における等価回路図である。
【図３】本発明の他の実施形態によるステップアテネー
タ３００を示す回路図である。
タ３００を示す回路図である。
【図４】従来のステップアテネータアテネーション設定
誤差特性を示す図である。
誤差特性を示す図である。
【図５】ステップアテネータ１００のアテネーション設
定誤差特性を示す図である。
定誤差特性を示す図である。
【図６】従来のステップアテネータ１００を示す回路図
である。
である。
１，１−１ 入力端子 ２，２−３ 出力端子 ３〜５，３−１〜３−３，４−１〜４−３，５−１〜５
−３ 制御端子 ６〜１１ 抵抗 １２〜１４ ＭＥＳＦＥＴ １５ 調整回路 １００，３００ ステップアテネータ
−３ 制御端子 ６〜１１ 抵抗 １２〜１４ ＭＥＳＦＥＴ １５ 調整回路 １００，３００ ステップアテネータ
Claims (5)
- 【請求項１】 入力信号が供給される入力端子と、出力
端子と、制御信号が供給される制御端子と、前記制御信
号が第１の論理レベルであるときには前記入力信号を第
１の周波数特性を有する第１の減衰量にて減衰させて前
記出力端子に供給する第１の減衰手段と、前記制御信号
が前記第１の論理レベルとは異なる第２の論理レベルで
あるときには前記入力信号を前記第１の周波数特性とは
異なる第２の周波数特性を有する前記第１の減衰量より
も大きい第２の減衰量にて減衰させて前記出力端子に供
給する第２の減衰手段と、前記制御端子から前記第２の
減衰手段までのインピーダンスを変化させ前記第２の周
波数特性を調整する調整手段とを備えるステップアテネ
ータ。 - 【請求項２】 入力端子と出力端子との間に接続された
減衰手段と、前記入力端子と前記出力端子との間に前記
減衰手段と並列に接続され制御電極を有する第１のトラ
ンジスタと、スルー状態とするかアテネーション状態と
するかを選択する第１の制御端子と、前記第１のトラン
ジスタの前記制御電極と前記第１の制御端子との間に接
続され前記第１のトランジスタの前記制御電極から前記
第１の制御端子までのインピーダンスを変化させる手段
とを備えるステップアテネータ。 - 【請求項３】 前記手段は、前記第１のトランジスタ
の前記制御電極と前記第１の制御端子との間に接続され
た第２のトランジスタ及び前記第２のトランジスタの制
御電極に接続された第２の制御端子を含み、前記第２の
制御端子に印加される電圧に応じて前記第１のトランジ
スタの前記制御電極から前記第１の制御端子までのイン
ピーダンスが変化することを特徴とする請求項２記載の
ステップアテネータ。 - 【請求項４】 入力端子と、出力端子と、それぞれ第１
乃至第３の制御信号が供給される第１乃至第３の制御端
子と、前記入力端子と前記出力端子との間に直列に接続
された第１及び第２の抵抗と、一端が前記第１の抵抗と
前記第２の抵抗の接続点に接続された第３の抵抗と、前
記第３の抵抗の他端と基準電位との間に接続された第１
のトランジスタと、前記第１のトランジスタのゲートと
前記第１の制御端子とを接続する第１の接続手段と、前
記入力端子と前記出力端子との間に前記第１及び第２の
抵抗とは並列に接続された第２のトランジスタと、前記
第２のトランジスタのゲートと前記第２の制御端子との
間に接続された第４の抵抗と、前記第２のトランジスタ
のゲートと前記第２の制御端子との間に前記第４の抵抗
とは並列に接続された第３のトランジスタと、前記第３
のトランジスタのゲートと前記第３の制御端子とを接続
する第２の接続手段とを備えるステップアテネータ。 - 【請求項５】 前記ステップアテネータは、前記第１の
制御端子に第１の論理レベルの信号が供給されるととも
に前記第２の制御端子に前記第１の論理レベルとは異な
る第２の論理レベルの信号が供給された場合にスルー状
態となる一方、前記第１の制御端子に前記第２の論理レ
ベルの信号が供給されるとともに前記第２の制御端子に
前記第１の論理レベル信号が供給された場合にアテネー
ション状態となり、前記ステップアテネータがスルー状
態であるかアテネーション状態であるかにかかわらず前
記第３の制御端子には所定の制御電圧が印加されている
ことを特徴とする請求項４記載のステップアテネータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09300323A JP3104657B2 (ja) | 1997-10-31 | 1997-10-31 | ステップアテネータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09300323A JP3104657B2 (ja) | 1997-10-31 | 1997-10-31 | ステップアテネータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11136092A JPH11136092A (ja) | 1999-05-21 |
| JP3104657B2 true JP3104657B2 (ja) | 2000-10-30 |
Family
ID=17883400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09300323A Expired - Fee Related JP3104657B2 (ja) | 1997-10-31 | 1997-10-31 | ステップアテネータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104657B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130808A (ja) * | 2007-11-27 | 2009-06-11 | Nec Electronics Corp | アッテネータ |
| CN113794464B (zh) * | 2021-09-16 | 2024-01-02 | 芯灵通(天津)科技有限公司 | 一种高线性度宽带射频衰减器 |
-
1997
- 1997-10-31 JP JP09300323A patent/JP3104657B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11136092A (ja) | 1999-05-21 |
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Legal Events
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|---|---|---|---|
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