KR100297044B1 - 스텝 감쇠기 - Google Patents

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Abstract

감쇠설정오차를 광대역에 걸쳐서 저감시키기 위한 본 발명에 따른 스텝 감쇠기를 개시한다. 상기 스텝 감쇠기는, 입력단자 (1) 와 출력단자 (2) 의 사이에 직렬로 접속된 저항기 (5 및 6), 이들에 병렬로 접속된 MOS 형 FET (10), 저항기 (5 및 6) 의 접속점과 접지 사이에 직렬로 접속된 주파수 특성 조정회로 (13)를 구비한다. 이 주파수 특성 조정회로 (13) 는 저항기 (5 및 6) 와 저항기 (7) 사이에 접속된 전송선 (12), 및 저항기 (7) 에 병렬로 접속된 MOS 형 FET (11)를 구비한다. 상기 전송선 (12) 은 λ/4 - α (0≤α≤λ/16) 의 길이를 가지며, 이때 λ 는 입력단자에 입력된 신호의 파장을 나타낸다.

Description

스텝 감쇠기
본 발명은 스텝 감쇠기에 관한 것이다. 특히, 마이크로 대역 범위내에서 사용되는 스텝 감쇠기에 관한 것이다.
스텝 감쇠기의 이상적인 특징은, 각 감쇠 모드와 스루 (through) 모드 (비 감쇠 모드)에서의 입력된 신호의 전송 손실의 차이가 전체 주파수 대역에 걸쳐서 일정하게 머무르는 것이다. 그러나, 이러한 이상적인 특징은 종래의 스텝 감쇠기로써는 실현할 수 없다. 특히, 각 감쇠 모드와 스루 모드 (비 감쇠 모드)에서의 입력된 신호의 전송 손실의 차이가 입력된 신호의 주파수에 의존하여 변화하게 된다.
이상 설명한 바와 같이, 종래의 스텝 감쇠기가 감쇠 설정 오차를 가지므로, 이를 광대역 이득 조절을 수행할 목적으로 사용하는 것은, 이득 설정시에 정확성을 낮게 만들게 된다. 감쇠 설정 오차는, 각 감쇠 모드와 스루 모드 (비 감쇠 모드)에서의 입력된 신호의 전송 손실의 차에 기초하여 결정되는 감쇠값과 디폴트값과의 오차를 의미하는 것으로 정의한다.
이 감쇠 설정 오차는 감쇠 정확도를 감소시키는 주요 인자가 될 수도 있다. 따라서, 광대역에 걸쳐 이 오차를 감소시키는 것이 중요하다.
본 발명은 전술한 문제점들을 해결하기 위하여 제공된다.
따라서, 본 발명의 목적은, 입력단자와 출력단자의 사이에 직렬로 접속된 제 1 및 제 2 저항기; 제 1 및 제 2 저항기의 사이에 직렬로 접속된 제 1 감쇠 전환/설정 회로; 및 제 1 및 제 2 저항기의 접속점과 접지에 직렬로 접속된 제 3 저항기 및 주파수 특성 조절 회로를 구비하는 스텝 감쇠기를 제공하는 것이며, 주파수 특성 조절 회로는 제 1 및 제 2 저항기의 접속점과 제 3 저항기의 사이에 접속된 전송선, 및 제 3 저항기에 병렬로 접속된 제 2 감쇠 전환/설정 회로를 구비하며, 여기서 전송선의 길이는 λ/4 - α (0≤α≤λ/16) 이며, 이때 λ 는 입력단자에 입력된 신호의 파장을 나타낸다.
본 발명의 다른 목적은, 복수개의 입력단자군과 복수개의 출력단자군의 사이에 직렬로 접속된 복수개의 스텝 감쇠기를 구비하며, 스텝 감쇠기 각각은, 입력단자와 출력단자 사이에 직렬로 접속된 제 1 및 제 2 저항기, 상기 제 1 및 제 2 저항기에 직렬로 접속된 제 1 감쇠 전환/설정 회로, 및 제 1 및 제 2 저항기의 접속점과 접지 사이에 각기 접속된 제 3 저항기 및 주파수 특성 조정회로를 구비하는 스텝 감쇠기를 제공하는 것이며, 여기서 주파수 특성 조정회로는, 제 1 및 제 2 저항기 사이의 접속점과 제 3 저항기 사이에 접속된 전송선, 및 제 3 저항기에 병렬로 접속된 제 2 감쇠 전환/설정 회로를 구비하며, 전송선의 길이는 λ/4 - α (0≤α≤λ/16) 이며, 이때 λ 는 입력단자에 입력된 신호의 파장을 나타낸다.
본 발명의 다른 특징 및 장점들은 첨부된 도면을 통하여 이하에 설명될 상세한 설명에 의해 명백해 질 것이다.
도 1 은 본 발명의 실시형태에 따른 스텝 감쇠기 (A1) 의 구성을 나타낸 도면.
도 2 는 실험에 의해 구한 스텝 감쇠기 (A1) 의 주파수 특성을 나타낸 그래프.
도 3 은 실험에 의해 구한 스텝 감쇠기 (A1) 의 감쇠설정오차를 나타낸 그래프.
도 4 는 여러 개의 스텝 감쇠기 (A1) 가 직렬로 접속되어 있는 구성을 나타낸 도면.
도 5 는 참조로 나타낸 스텝 감쇠기 (A2) 의 구성을 나타낸 도면.
도 6 은 실험에 의해 구한 스텝 감쇠기 (A2) 의 주파수 특성을 나타낸 그래프.
도 7 은 실험에 의해 구한 스텝 감쇠기 (A2) 의 감쇠설정오차를 나타낸 그래프.
※ 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2 : 출력단자
3 및 4 : 제어단자 5, 6 및 7 : 저항기
8 및 9 : 게이트보호 저항기 10 및 11 : MOS 형 FET
12 : 전송선 A1 : 스텝 감쇠기
본 발명에 따른 실시형태의 설명에 앞서, 본 발명에 따른 감쇠기에 대한 비교의 기준으로서 역할을 하는 스텝 감쇠기에 대하여 설명하기로 한다. 비교의 기준으로 사용된 스텝 감쇠기의 구성 및 작용을 살펴봄으로써, 본 발명에 따른 스텝 감쇠기의 장점을 더 잘 이해할 수 있을 것이다.
도 5 는 비교의 기준으로서 역할을 하는 스텝 감쇠기 (A2) 의 구성을 나타낸 것이다. 도 5 에 나타낸 바와 같이, 스텝 감쇠기 (A2) 는, 입력단자 (21), 출력단자 (22), 제어단자 (23 및 24), 저항기 (25, 26 및 27), MOS (Metal-Oxide Semiconductor) 형 FET (Field-Effect Transistor) (30 및 31) 의 게이트 보호용으로 사용된 저항기 (28 및 29), 및 MOS 형 FET (30 및 31) 로 구성된다. 이 스텝 감쇠기는 "T 형" 으로 불린다.
이 스텝 감쇠기 (A2) 가 스루 모드 또는 비감쇠 모드에 진입하기 위하여, "L" 레벨 제어신호가 제어단자 (24) 에 인가되어 MOS 형 FET (31) 가 오프 상태로 되는 한편, "H" 레벨 제어신호가 제어단자 (23) 에 인가되어 MOS 형 FET (30) 가 온 상태로 되게 된다. 따라서, 입력단자 (21) 에 입력된 입력신호가 내부 임피던스로 보일 수 있는 MOS 형 FET (30) 와 저항기 (25 및 26) 로 형성된 병렬회로를 통하여 출력단자 (22)로 출력되게 된다.
한편, 감쇠기가 감쇠 모드로 진입하기 위하여, "H" 레벨 제어신호가 제어단자 (24) 에 인가되어 MOS 형 FET (31) 가 온 상태로 되는 한편, "L" 레벨의 제어신호가 제어단자 (23) 에 인가되어 MOS 형 FET (30) 가 오프 상태로 되게 된다. 따라서, 입력단자 (21) 에 입력된 입력신호가 저항기 (25, 26 및 27) 및 MOS 형 FET (30) 의 내부 임피던스 양자에 의해 감쇠된 다음, 출력단자 (22) 로 출력되게 된다.
그러나, 스텝 감쇠기 (A2) 는 큰 감쇠설정오차를 가지므로, 광대역 이득제어를 수행하기 위하여 사용되는 경우에는 이득설정 정확도가 열화되는 문제점이 발생되게 된다. 감쇠오차의 정의는 스루 모드와 감쇠 모드에서의 전송손실간의 차에 따른 감쇠값과 디폴트 감쇠값 사이의 오차를 의미하는 것에 주의해야 한다. 이 오차는, 주파수가 높아지게 될수록 MOS 형 FET (30 및 31) 의 드레인과 소스 사이의 용량과 기생 용량이 주파수 특성을 더 악화시킬 뿐만 아니라 전송 손실의 증대를 가져오는 사실에 기인한다. 따라서, 스루 모드와 감쇠 모드에서의 전송손실이 다르게 된다.
스텝 감쇠기 (A2) 에 의한 스루 모드에서의 전송손실을 도 6 의 특성곡선 (B11) 으로 나타내었으며, 감쇠 모드에서의 전송손실은 특성곡선 (B12) 으로 나타내었다.
또한, 스텝 감쇠기 (A2) 의 감쇠설정오차를 도 7 의 특성곡선 (B13) 으로 나타내었다. 도 7에서 명백히 알 수 있는 바와 같이, 스텝 감쇠기 (A2) 에 의한 감쇠설정오차는 입력된 신호의 주파수에 의존한다.
이하, 본 발명의 실시형태에 따른 스텝 감쇠기에 대하여 설명한다.
도 1 은 본 발명의 실시형태에 따른 스텝 감쇠기 (A1) 의 구성을 나타낸다. 마이크로 대역의 범위내에서 선호적으로 사용되는 스텝 감쇠기 (A1) 는 LSI (Large-Scale Integration) 두께로 80 ㎛ 의 GaAs 기판상에 제조된다. 그러나, 기판은 이 재료에 한정되지 않으며, 다른 관련재료들도 또한 선택적으로 사용될 수도 있다. 예를들어, 실리콘 기판이 스텝 감쇠기 (A1)를 제조하는데 사용될 수도 있다. 또는, 스텝 감쇠기 (A1) 와 함께 다른 회로가 상부에 제조된 다른 기판이 사용될 수도 있다. 또한, 이산된 저항기들 및 트랜지스트들 등이 인쇄회로기판이 상부에 배치되거나 배선된 반도체 기판 대신에 사용될 수도 있다.
도 1 에 나타낸 바와 같이, 본 발명의 실시형태에 따른 감쇠기 (A1) 는, 입력단자 (1), 출력단자 (2), 제어단자 (3 및 4), 저항기 (5, 6 및 7), 게이트보호 저항기 (8 및 9), MOS 형 FET (10 및 11), 및 전송선 (12) 으로 구성된다. 주파수 특성 조정회로 (13) 는 MOS 형 FET (11) 및 전송선 (12) 으로 구성된다. 전송선 (12) 은, 길이가 λ/4 - α (0≤α≤λ/16) 이며, 여기서, λ 는 입력단자에 입력된 신호의 파장을 나타내며, α 는 보정항을 나타낸다.
저항기 (5 및 6) 는, 입력단자 (1) 와 출력단자 (2) 의 사이에 직렬로 접속된다. MOS 형 FET (10) 는 저항기 (5 및 6) 에 병렬로 접속된다. MOS 형 FET (10) 는, 감쇠 모드를 전환 및 설정하는데 사용되는 제 1 감쇠 전환/설정 회로의 선두소자이다. 주파수 특성 조정회로 (13) 및 저항기 (7) 는 저항기 (5 및 6) 의 접속점 (션트 접속점) 과 접지의 사이에 직렬로 접속된다. 주파수 특성 조정회로 (13) 는, 저항기 (5 및 6) 와 저항기 (7) 의 사이에 병렬로 접속된 전송선 (12), 저항기 (7) 에 병렬로 접속된 MOS 형 FET (11) 로 구성된다. MOS 형 FET (11) 는 감쇠 모드에서 전환 및 설정에 사용되는 제 2 감쇠기의 소자이다.
다음으로, 실시형태에 따른 스텝 감쇠기 (A1) 의 동작에 관하여 자세히 설명한다.
먼저, 스텝 감쇠기 (A1) 가 스루 모드 또는 비감쇠 모드에 진입하기 위하여, "H" 레벨 제어신호가 제어단자 (3 및 4) 에 인가되어, MOS 형 FET (10 및 11) 가 온 상태가 되게 된다. 션트 (shunt) 접속점에서 이 션트회로를 보았을 때, 길이가 λ/4 - α 인 전송선이 선단 단락회로로 보일 수 있기 때문에, 이 션트회로의 임피던스는 무한대가 되게 된다. 따라서, 입력된 모든 신호들이 출력단자 (2) 로 출력되게 된다. 이 경우, 이 션트회로가 보이지 않기 때문에, 주파수 특성이 거의 평탄하다.
한편, 스텝 감쇠기 (A1) 가 감쇠 모드에 진입하기 위하여, "L" 레벨 신호가 제어단자 (3 및 4) 에 인가되어, MOS 형 FET (10 및 11) 가 오프 상태로 되게 된다. 션트 접속점에서 이 션트회로를 보았을 때, MOS 형 FET (10 및 11) 의 드레인과 소스 사이의 용량, 기생 용량 및 제 3 저항기로 이루어진 병렬회로가 용량성 (capacitive-wies) 으로 보일 수 있기 때문에, 길이가 λ/4 - α 인 전송선 (12) 에 의한 임피던스전환을 통하여 유도성으로 보이게 된다. 따라서, 입력된 신호의 주파수가 높아질수록, 임피던스가 높아지게 된다. 특히, T 형 감쇠기 (A1) 의 션트회로의 임피던스가 높아지게 되면, 감쇠값 (전송손실) 이 낮아지게 된다. 그 결과, 고주파수 대역의 범위내로부터 일어날 수 있는 전송손실의 증대가 방지되게 된다. 따라서, 가능한 주파수 손실이 평탄하게 유지될 수 있게 된다. 따라서, 본 발명에 따른 스텝 감쇠기 (A1) 는, 스루 모드 및 감쇠 모드 각각에서의 주파수 특성이, 광대역에 걸쳐서 평탄하게 될 수 있으며 감쇠설정오차 또한 광대역에 걸쳐서 감소될 수 있게 된다.
MOS 형 FET (10 및 11) 의 기판은 두께가 80 ㎛ 의 GaAs 로 형성되며, 이 MOS 형 FET (10 및 11) 의 게이트 폭은 400 ㎛ 이다. 스텝 감쇠기 (A1) 의 저항기 (5 및 6) 는 모두 11.2 Ω 에 설정되며, 저항기 (7) 는 47.6 Ω 에 설정된다. 게이트 보호 저항기 (8 및 9) 는 모두 4 KΩ 에 설정된다. 제어단자 (3 및 4) 에 인가된 전압은 0 V ("H" 레벨) 또는 -5 V ("L" 레벨) 이다. 보정항 (α) 은 200 ㎛ 이며, 특성 임피던스는 50 Ω 임을 주의해야 한다.
다음으로, 도 2 및 도 3을 참조하여, 실시형태에 따른 스텝 감쇠기 (A1) 의 특성에 대하여 설명한다. 스텝 감쇠기 (A1) 에 의한 스루 모드에서의 전송손실을 도 2 의 특성곡선 (B1) 에 나타내었으며, 감쇠 모드에서의 전송손실을 특성곡선 (B2) 에 나타내었다. 스텝 감쇠기 (A1) 에 의한 감쇠설정오차를 도 3 의 특성곡선 (B3) 에 나타내었다. 도 3 에 나타낸 바와 같이, 실시형태에 따른 스텝 감쇠기 (A1) 에 의한 감쇠설정오차가, 스텝 감쇠기 (A2) 의 감쇠설정오차보다, 약 ±0.3 dB 만큼 향상되었다.
또한, 도 4 에 나타낸 바와 같이, 복수개의 스텝 감쇠기 (A1) 가 직렬로 접속될 수 있다. 여러 개의 스텝 감쇠기 (A1) 가 직렬로 접속되는 이러한 구성에서는, 다양한 감쇠값을 부여하는 멀티비트 감쇠기가 얻어질 수 있게 된다. 도 4 의 스텝 감쇠기 (A1-1, A1-2 및 A1-3) 는 모두 도 1 에 나타낸 스텝 감쇠기 (A1) 의 방식과 동일한 방식으로 구성되어 있다. 그러나, 이들은 감쇠 모드에서 상이한 감쇠값을 갖는다. 예를들어, 이들 값은, 스텝 감쇠기 (A1-1, A1-2 및 A1-3) 의 감쇠값들이 각각 1 dB, 2 dB 및 3 dB 가 되도록, 설정된다.
상술한 구성에서는, 입력단자 (1-1 내지 1-3) 에 입력된 신호들이, 스텝 감쇠기 (A1-1, A1-2 및 A1-3) 에 의해 유발될 수 있는 어떠한 감쇠도 받지 않고, 출력단자 (2-3) 로 출력되게 된다. 스텝 감쇠기 (A1-1 내지 A1-3) 의 각 모드 (감쇠 모드 또는 스루 모드) 는 제어단자 (3-1 및 4-1, 3-2 및 4-2, 및 3-3 및 4-3) 에 인가된 전압 (논리레벨) 에 의하여 결정된다. 그 제어방법은 스텝 감쇠기 (A1) 의 방법과 동일하다.
또한, 직렬로 접속된 스텝 감쇠기의 개수는 제한되는 것이 아니라, 예를들어, 2 개 또는 4 개의 스텝 감쇠기가 접속될 수 있다. 감쇠 모드에서의 각 스텝 감쇠기 (A1-1 내지 A1-3) 각각의 감쇠값들은 모두 상술한 감쇠값들에 제한되는 것이 아니라, 예를들어, 이들에 각각 3 dB, 6 dB 및 12dB 로 설정될 수 있다. 각 스텝 감쇠기들의 감쇠 모드에서의 감쇠값은, 정밀한 감쇠값 제어가 수행될 수 있도록, 1, 2, 4, 8,…에 의해 이진수 가중된 값들로 설정되는 것이 바람직하다.
본 발명의 정신과 범위를 벗어나지 않고서도, 다수의 명백히 상이한 특징들이 사용될 수도 있으며, 본 발명이 첨부된 청구항에 규정된 이외의 본 발명의 특정한 특징에 한정되지 않는 것으로 이해되어야 한다.
이상 설명한 바와 같이, 본 발명에 따르면, 감쇠 모드에서의 주파수 특성이 광대역에 걸쳐서 평탄하게 유지될 수 있다. 따라서, 감쇠설정오차도 또한 광대역에 걸쳐서 감소될 수 있게 된다.

Claims (6)

  1. 입력단자와 출력단자의 사이에 직렬로 접속된 제 1 및 제 2 저항기;
    상기 제 1 및 제 2 저항기의 사이에 접속된 제 1 감쇠 전환/설정 회로; 및
    제 1 및 제 2 저항기의 접속점과 접지 사이에 직렬로 접속된, 주파수특성 조정회로 및 제 3 저항기를 구비하되,
    상기 주파수특성 조정회로는 상기 제 1 및 제 2 저항기의 접속점과 제 3 저항기 사이에 접속된 전송선, 및 제 3 저항기에 병렬로 접속된 제 2 감쇠 전환/설정 회로를 구비하고, 상기 전송선은 길이가 λ/4 - α (0≤α≤λ/16) 이며, 이때 λ 는 입력단자에 입력된 신호의 파장을 나타내는 것을 특징으로 하는 스텝 감쇠기.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 감쇠 전환/설정 회로는 모두 FET (전계 효과 트랜지스터) 로 형성된 것을 특징으로 하는 스텝 감쇠기.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 감쇠 전환/설정 회로는 모두 MOS (금속산화막 반도체) 형 FET (전계효과 트랜지스터) 로 형성된 것을 특징으로 하는 스텝 감쇠기.
  4. 복수개의 입력단자군과 복수개의 출력단자군의 사이에 직렬로 접속된 복수개의 스텝 감쇠기를 구비하며, 상기 스텝 감쇠기들도 각각 입력단자와 출력단자 사이에 직렬로 접속된 제 1 및 제 2 저항기, 상기 제 1 및 제 2 저항기에 직렬로 접속된 제 1 감쇠 전환/설정 회로, 및 제 1 및 제 2 저항기의 접속점과 접지 사이에 각기 접속된 제 3 저항기 및 주파수 특성 조정회로를 구비하고,
    상기 주파수 특성 조정회로는 제 1 및 제 2 저항기 사이의 접속점과 제 3 저항기 사이에 접속된 전송선, 및 상기 제 3 저항기에 병렬로 접속된 제 2 감쇠 전환/설정 회로를 구비하며, 상기 전송선은 길이가 λ/4 - α (0≤α≤λ/16) 이며, 이때 λ 는 입력단자에 입력된 신호의 파장을 나타내는 것을 특징으로 하는 스텝 감쇠기.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 감쇠 전환/설정 회로는 모두 FET 로 형성된 것을 특징으로 하는 스텝 감쇠기.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 감쇠 전환/설정 회로는 모두 MOS 형 FET 로 형성된 것을 특징으로 하는 스텝 감쇠기.
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