JP3425235B2 - 可変減衰器 - Google Patents
可変減衰器Info
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- JP3425235B2 JP3425235B2 JP21897294A JP21897294A JP3425235B2 JP 3425235 B2 JP3425235 B2 JP 3425235B2 JP 21897294 A JP21897294 A JP 21897294A JP 21897294 A JP21897294 A JP 21897294A JP 3425235 B2 JP3425235 B2 JP 3425235B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Networks Using Active Elements (AREA)
- Attenuators (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高周波信号の利得制御
のための可変減衰器に係り、特に無線機器などに好適な
ＩＣ化に適した可変減衰器に関する。
のための可変減衰器に係り、特に無線機器などに好適な
ＩＣ化に適した可変減衰器に関する。
【０００２】
【従来の技術】情報のパーソナル化が進み、携帯電話や
自動車セルラ電話などの無線端末の需要が増大してい
る。これら携帯電話等の加入者の増大に伴い、多くの無
線チャネル数を得るため、無線端末が扱う周波数は高く
なってきている。たとえば、日本におけるＰＨＳ（パー
ソナルハンディフォンシステム）では、搬送周波数とし
て１．９ＧＨｚが使われる予定である。
自動車セルラ電話などの無線端末の需要が増大してい
る。これら携帯電話等の加入者の増大に伴い、多くの無
線チャネル数を得るため、無線端末が扱う周波数は高く
なってきている。たとえば、日本におけるＰＨＳ（パー
ソナルハンディフォンシステム）では、搬送周波数とし
て１．９ＧＨｚが使われる予定である。
【０００３】一方、デバイス開発、高速回路技術、実装
技術の進展により、高速信号を扱える無線端末の小型化
が実現できるようになってきた。しかし、無線端末は低
消費電力化や受信側での他チャネルからの干渉の影響を
小さくするように送信電力の制御を高精度に行うことが
要求され、その開発に要する技術はますます高いものが
必要とされるようになってきた。
技術の進展により、高速信号を扱える無線端末の小型化
が実現できるようになってきた。しかし、無線端末は低
消費電力化や受信側での他チャネルからの干渉の影響を
小さくするように送信電力の制御を高精度に行うことが
要求され、その開発に要する技術はますます高いものが
必要とされるようになってきた。
【０００４】図８に、一般的な無線端末の送信系の構成
を示す。ベースバンド信号発生器１で音声信号等のベー
スバンド信号が発生され、変調器２に入力される。変調
器２では、入力のベースバンド信号により第１のローカ
ル発振器３からローカル信号ｆ１が変調される。変調器
２の出力信号は、次段のアップコンバータ４においてロ
ーカル発振器５からの周波数ｆ２のローカル信号により
ＲＦ信号に周波数変換される。アップコンバータ４から
出力されるＲＦ信号は、可変減衰器６により利得制御さ
れた後、電力増幅器（ＰＡ）７により所要の送信レベル
まで増幅され、アンテナ８から電波として出力される。
を示す。ベースバンド信号発生器１で音声信号等のベー
スバンド信号が発生され、変調器２に入力される。変調
器２では、入力のベースバンド信号により第１のローカ
ル発振器３からローカル信号ｆ１が変調される。変調器
２の出力信号は、次段のアップコンバータ４においてロ
ーカル発振器５からの周波数ｆ２のローカル信号により
ＲＦ信号に周波数変換される。アップコンバータ４から
出力されるＲＦ信号は、可変減衰器６により利得制御さ
れた後、電力増幅器（ＰＡ）７により所要の送信レベル
まで増幅され、アンテナ８から電波として出力される。
【０００５】ここで、可変減衰器６はアンテナ８から出
力される送信電力を所望の値にするための利得制御を行
うことを目的としている。この可変減衰器６による利得
制御を高精度化することにより、送信電力を最適化でき
るので、高精度利得制御の実現は、送信部さらには無線
機自体の消費電力の低減に有効となる。このため、特に
電池を電源として用いる無線端末においては、利得制御
幅の広い可変減衰器は重要な役割を果たす。
力される送信電力を所望の値にするための利得制御を行
うことを目的としている。この可変減衰器６による利得
制御を高精度化することにより、送信電力を最適化でき
るので、高精度利得制御の実現は、送信部さらには無線
機自体の消費電力の低減に有効となる。このため、特に
電池を電源として用いる無線端末においては、利得制御
幅の広い可変減衰器は重要な役割を果たす。
【０００６】また、無線端末では各構成部品を単電源で
動作させることが要求されている。高周波無線機器にお
いては、発振防止を含む回路の安定化を得るために電源
の低インピーダンス化対策が必須となり、レギュレータ
や接地端子とのバイパスコンデンサが必要となるばかり
か、マザーボード、モジュール内の電源ラインを太い線
で構成する必要がある。このため無線端末内で複数の電
源を使用することは、無線端末に用いられるモジュール
や、マザーボードの実装面積を増大させることになるの
で、単電源で図８の各要素を動作させることが強く望ま
れる。
動作させることが要求されている。高周波無線機器にお
いては、発振防止を含む回路の安定化を得るために電源
の低インピーダンス化対策が必須となり、レギュレータ
や接地端子とのバイパスコンデンサが必要となるばかり
か、マザーボード、モジュール内の電源ラインを太い線
で構成する必要がある。このため無線端末内で複数の電
源を使用することは、無線端末に用いられるモジュール
や、マザーボードの実装面積を増大させることになるの
で、単電源で図８の各要素を動作させることが強く望ま
れる。
【０００７】図９に、このような要求に応える可変減衰
器として、ＧａＡｓ ＭＥＳＦＥＴ（ここではＤＦＥ
Ｔ：デプレション型ＦＥＴ）を用いた単電源動作可能な
可変減衰器の従来例を示す。図９はＴ型構成の可変減衰
器の例であり、可変利得段が１段のものを示している。
図９において、入力端子９１と出力端子９２との間には
キャパシタＣ９１、抵抗Ｒ９１、抵抗Ｒ９２、キャパシ
タＣ９２が直列に接続され、また抵抗Ｒ９１と抵抗Ｒ９
２との接続点のノードＮ３に抵抗Ｒ９３の一端が接続さ
れている。抵抗Ｒ９１，Ｒ９２の直列回路の両端のノー
ドＮ９１，Ｎ９２は、抵抗Ｒ９４，Ｒ９５をそれぞれ介
して正の電源端子Ｖｄｄに接続されている。さらに、ノ
ードＮ９１，Ｎ９２にはＤＦＥＴＱ９１のソース、ドレ
インがそれぞれ接続され、抵抗Ｒ９３の他端にはＤＦＥ
ＴＱ９２のソースが接続され、ＤＦＥＴＱ９２のドレイ
ンは電源端子Ｖｄｄに接続されている。ＤＦＥＴＱ９
１，Ｑ９２のゲートには、スイッチＳ９１，Ｓ９２をそ
れぞれ介して制御信号φ１，φ１／が印加される。これ
ら制御信号φ１，φ１／は、図に示すように電源端子Ｖ
ｄｄまたは接地端子ＧＮＤのいずれかの電位を有する信
号であり、互いに相補的な信号である。
器として、ＧａＡｓ ＭＥＳＦＥＴ（ここではＤＦＥ
Ｔ：デプレション型ＦＥＴ）を用いた単電源動作可能な
可変減衰器の従来例を示す。図９はＴ型構成の可変減衰
器の例であり、可変利得段が１段のものを示している。
図９において、入力端子９１と出力端子９２との間には
キャパシタＣ９１、抵抗Ｒ９１、抵抗Ｒ９２、キャパシ
タＣ９２が直列に接続され、また抵抗Ｒ９１と抵抗Ｒ９
２との接続点のノードＮ３に抵抗Ｒ９３の一端が接続さ
れている。抵抗Ｒ９１，Ｒ９２の直列回路の両端のノー
ドＮ９１，Ｎ９２は、抵抗Ｒ９４，Ｒ９５をそれぞれ介
して正の電源端子Ｖｄｄに接続されている。さらに、ノ
ードＮ９１，Ｎ９２にはＤＦＥＴＱ９１のソース、ドレ
インがそれぞれ接続され、抵抗Ｒ９３の他端にはＤＦＥ
ＴＱ９２のソースが接続され、ＤＦＥＴＱ９２のドレイ
ンは電源端子Ｖｄｄに接続されている。ＤＦＥＴＱ９
１，Ｑ９２のゲートには、スイッチＳ９１，Ｓ９２をそ
れぞれ介して制御信号φ１，φ１／が印加される。これ
ら制御信号φ１，φ１／は、図に示すように電源端子Ｖ
ｄｄまたは接地端子ＧＮＤのいずれかの電位を有する信
号であり、互いに相補的な信号である。
【０００８】この可変減衰器の動作は、次の通りであ
る。ＤＦＥＴＱ９１，Ｑ９２は利得制御用のスイッチと
して用いられ、そのゲート電位がＶｄｄの場合、オン状
態つまりソース・ドレイン間の抵抗値は０Ωとし、ゲー
ト電位がＧＮＤの場合はオフ状態、つまりソース・ドレ
イン間の抵抗値は無限大と仮定する。抵抗Ｒ９４，Ｒ９
５は減衰器の直流バイアスを設定するために、またキャ
パシタＣ９１，Ｃ９２は減衰器の直流電位と外部回路の
直流電位の差を吸収するＡＣカップリングキャパシタと
して用いられており、これらはいずれも減衰器の交流的
な動作に直接関係ないので、ここでは抵抗Ｒ９４，Ｒ９
５の抵抗値を抵抗Ｒ９１，Ｒ９２，Ｒ９３に比べ１００
倍以上とし、キャパシタＣ９１，Ｃ９２の容量値を無限
大として扱うものとする。
る。ＤＦＥＴＱ９１，Ｑ９２は利得制御用のスイッチと
して用いられ、そのゲート電位がＶｄｄの場合、オン状
態つまりソース・ドレイン間の抵抗値は０Ωとし、ゲー
ト電位がＧＮＤの場合はオフ状態、つまりソース・ドレ
イン間の抵抗値は無限大と仮定する。抵抗Ｒ９４，Ｒ９
５は減衰器の直流バイアスを設定するために、またキャ
パシタＣ９１，Ｃ９２は減衰器の直流電位と外部回路の
直流電位の差を吸収するＡＣカップリングキャパシタと
して用いられており、これらはいずれも減衰器の交流的
な動作に直接関係ないので、ここでは抵抗Ｒ９４，Ｒ９
５の抵抗値を抵抗Ｒ９１，Ｒ９２，Ｒ９３に比べ１００
倍以上とし、キャパシタＣ９１，Ｃ９２の容量値を無限
大として扱うものとする。
【０００９】φ１がＶｄｄ、φ１／がＧＮＤの場合、上
の仮定より等価回路は図１０（ａ）のようになり、この
状態では入力された信号は無損失で出力側に伝達され
る。このモードを以後スルーモードと呼ぶ。逆に、φ１
がＧＮＤ、φ１／がＶｄｄの場合、上の仮定より等価回
路は図１０（ｂ）に示すＴ型減衰器の構成になる。この
とき、入力端子９１に入力された入力信号は抵抗Ｒ１，
Ｒ２，Ｒ３の抵抗値で決まる減衰量だけ減衰され、出力
端子９２より出力される。以後、このモードを減衰モー
ドと呼ぶことにする。このように図９に示した可変減衰
器は、制御信号φ１，φ１／により設定された利得で減
衰動作を行う。
の仮定より等価回路は図１０（ａ）のようになり、この
状態では入力された信号は無損失で出力側に伝達され
る。このモードを以後スルーモードと呼ぶ。逆に、φ１
がＧＮＤ、φ１／がＶｄｄの場合、上の仮定より等価回
路は図１０（ｂ）に示すＴ型減衰器の構成になる。この
とき、入力端子９１に入力された入力信号は抵抗Ｒ１，
Ｒ２，Ｒ３の抵抗値で決まる減衰量だけ減衰され、出力
端子９２より出力される。以後、このモードを減衰モー
ドと呼ぶことにする。このように図９に示した可変減衰
器は、制御信号φ１，φ１／により設定された利得で減
衰動作を行う。
【００１０】ところで、上の説明ではＤＦＥＴＱ９１，
Ｑ９２のオン抵抗を０Ωと仮定したが、実際には０Ωと
はならず、入力信号により変化し、これによって減衰器
を通過する信号が歪む点が図９の可変減衰器の問題点と
して挙げられる。この点を以下に説明する。
Ｑ９２のオン抵抗を０Ωと仮定したが、実際には０Ωと
はならず、入力信号により変化し、これによって減衰器
を通過する信号が歪む点が図９の可変減衰器の問題点と
して挙げられる。この点を以下に説明する。
【００１１】ＤＦＥＴのオン抵抗はゲート電位とドレイ
ン、ソース電位との差の関数となっており、次式で近似
できる。 Ｒｏｎ＝ｄＶｄｓ／ｄＩｄ〜１／｛Ｋ（Ｖｇｓ−ＶT ）｝ （１） ここで、Ｒｏｎはオン抵抗、Ｖｄｓはドレイン・ソース
間電圧、Ｉｄはドレイン電流、ＫはＤＦＥＴのＷ／Ｌ
（Ｗ：ゲート幅、Ｌ：ゲート長）に比例した定数、ＶT
はしきい値電圧、Ｖｇｓはゲート・ソース間電圧（ここ
ではゲート・ドレイン間電圧も同じ）である。
ン、ソース電位との差の関数となっており、次式で近似
できる。 Ｒｏｎ＝ｄＶｄｓ／ｄＩｄ〜１／｛Ｋ（Ｖｇｓ−ＶT ）｝ （１） ここで、Ｒｏｎはオン抵抗、Ｖｄｓはドレイン・ソース
間電圧、Ｉｄはドレイン電流、ＫはＤＦＥＴのＷ／Ｌ
（Ｗ：ゲート幅、Ｌ：ゲート長）に比例した定数、ＶT
はしきい値電圧、Ｖｇｓはゲート・ソース間電圧（ここ
ではゲート・ドレイン間電圧も同じ）である。
【００１２】ＤＦＥＴＱ９１，Ｑ９２がオンになってい
る場合、ゲート電位はＶｄｄに固定され、ソースおよび
ドレイン端子の電位は入力信号により変化する。従っ
て、信号によってＶｇｓが変化することになるため、
（１）式よりＤＦＥＴＱ９１，Ｑ９２のオン抵抗が変化
する。そこで、図９のような可変減衰器を設計する場
合、扱う信号レベルの考慮して、オン抵抗の変化が問題
にならないように、しきい値電圧ＶT の値を通常より高
く設定する。扱う信号レベルにもよるが、オン時の抵抗
を考えるとＶT を通常−１Ｖ以下に設定するのが一般的
であり、これは通常の回路のＶT より低い値である。
る場合、ゲート電位はＶｄｄに固定され、ソースおよび
ドレイン端子の電位は入力信号により変化する。従っ
て、信号によってＶｇｓが変化することになるため、
（１）式よりＤＦＥＴＱ９１，Ｑ９２のオン抵抗が変化
する。そこで、図９のような可変減衰器を設計する場
合、扱う信号レベルの考慮して、オン抵抗の変化が問題
にならないように、しきい値電圧ＶT の値を通常より高
く設定する。扱う信号レベルにもよるが、オン時の抵抗
を考えるとＶT を通常−１Ｖ以下に設定するのが一般的
であり、これは通常の回路のＶT より低い値である。
【００１３】従って、この可変減衰器を他の回路と共に
集積化する場合、複数種類のしきい値電圧を設定したプ
ロセスを使うことになる。この場合、プロセスが複雑に
なるばかりか、コストも工程数が増えた分高くなること
になる。
集積化する場合、複数種類のしきい値電圧を設定したプ
ロセスを使うことになる。この場合、プロセスが複雑に
なるばかりか、コストも工程数が増えた分高くなること
になる。
【００１４】また、図９の可変減衰器では、ＤＦＥＴＱ
９１，Ｑ９２をオンにする場合にＶｇｓを０Ｖとしてい
たため、式（１）からオン抵抗Ｒｏｎが次式となる範囲
でＤＦＥＴＱ９１，Ｑ９２を動作させていることにな
る。
９１，Ｑ９２をオンにする場合にＶｇｓを０Ｖとしてい
たため、式（１）からオン抵抗Ｒｏｎが次式となる範囲
でＤＦＥＴＱ９１，Ｑ９２を動作させていることにな
る。
【００１５】
Ｒｏｎ〜１／｛Ｋ ＶT ｝ （２）
ここで、式（１）よりＶｇｓを０Ｖより高くすれば、オ
ン抵抗を式（２）で示した抵抗よりも小さくできるた
め、従来ではＦＥＴの本来のオン抵抗を有効に使ってい
ないことになる。このため、同じオン抵抗を実現する場
合、従来例のようにＶｇｓを０Ｖより大きく設定した場
合に比べ、ＦＥＴのゲート幅を大きくする必要がある。
この結果、ソース、ドレイン領域が増大するので、ＦＥ
Ｔの寄生キャパシタが大きくなり、それにより信号の損
失が大きくなるという問題が生じる。
ン抵抗を式（２）で示した抵抗よりも小さくできるた
め、従来ではＦＥＴの本来のオン抵抗を有効に使ってい
ないことになる。このため、同じオン抵抗を実現する場
合、従来例のようにＶｇｓを０Ｖより大きく設定した場
合に比べ、ＦＥＴのゲート幅を大きくする必要がある。
この結果、ソース、ドレイン領域が増大するので、ＦＥ
Ｔの寄生キャパシタが大きくなり、それにより信号の損
失が大きくなるという問題が生じる。
【００１６】
【発明が解決しようとする課題】上述したように、従来
の可変減衰器においては利得制御用スイッチとして用い
られるＦＥＴのオン抵抗が入力信号に依存して変化する
ため、信号が歪むという問題がある。一方、オン抵抗が
入力信号に依存して変化しないようにするためにＦＥＴ
のしきい値電圧を高くすると、しきい値電圧が異なる他
の回路と同一集積回路に集積する場合、プロセスの複雑
化と工程数の増加によりコストが高くなってしまう問題
がある。また、従来の可変減衰器ではＦＥＴのオン抵抗
の低い領域を使用していないため、オン抵抗を小さくす
べくＦＥＴのゲート幅を大きくとると、寄生キャパシタ
が大きくなり、スルーモードでの信号損失が増大すると
いう問題があった。
の可変減衰器においては利得制御用スイッチとして用い
られるＦＥＴのオン抵抗が入力信号に依存して変化する
ため、信号が歪むという問題がある。一方、オン抵抗が
入力信号に依存して変化しないようにするためにＦＥＴ
のしきい値電圧を高くすると、しきい値電圧が異なる他
の回路と同一集積回路に集積する場合、プロセスの複雑
化と工程数の増加によりコストが高くなってしまう問題
がある。また、従来の可変減衰器ではＦＥＴのオン抵抗
の低い領域を使用していないため、オン抵抗を小さくす
べくＦＥＴのゲート幅を大きくとると、寄生キャパシタ
が大きくなり、スルーモードでの信号損失が増大すると
いう問題があった。
【００１７】本発明の目的は、利得制御用スイッチとし
て使用するＦＥＴのオン抵抗の入力信号依存性が小さい
可変減衰器を提供することにある。本発明の他の目的
は、利得制御用スイッチとして使用するＦＥＴのゲート
幅を必要以上に大きくすることなくオン抵抗を小さくで
きる可変減衰器を提供することにある。
て使用するＦＥＴのオン抵抗の入力信号依存性が小さい
可変減衰器を提供することにある。本発明の他の目的
は、利得制御用スイッチとして使用するＦＥＴのゲート
幅を必要以上に大きくすることなくオン抵抗を小さくで
きる可変減衰器を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、入力端子と出
力端子との間に接続され、中間接続点を有する第１およ
び第２直列接続抵抗とＴ型構造に中間接続点に接続され
る一方端子を有する第３抵抗とを含む複数の抵抗とで成
る減衰回路と、第３抵抗の他方端子と基準端子との間に
接続される第１接合型電界効果トランジスタと、直列接
続抵抗に並列に接続される第２接合型電界効果トランジ
スタと、接地電位より高いバイアス電圧を前記第２電界
効果トランジスタのドレインおよびソースに印加するバ
イアス設定回路と、第１電界効果トランジスタが非導通
である間に一定電流を第２電界効果トランジスタのゲー
トに注入して第２電界効果トランジスタを導通させるた
め前記バイアス電圧よりも高い電圧を第２電界効果トラ
ンジスタのゲートに印加する手段および前記第１電界効
果トランジスタが導通している間に前記第２電界効果ト
ランジスタを非導通にするために第２電界効果トランジ
スタのゲートを接地端子に接続する手段を含む電流制御
器とにより構成される可変減衰器を提供する。本発明
は、入力端子と出力端子との間に直列に接続される第１
および第２抵抗を含む直列抵抗回路と前記第１および第
２抵抗の接続点に接続される第１端子および第２端子を
有する第３抵抗とを有するＴ型減衰回路と、減衰回路を
接地端子に交流接続する交流接地回路と、第３抵抗およ
び交流接地回路にそれぞれ接続されるソースおよびドレ
インを有する第１接合型電界効果トランジスタと、入力
端子および出力端子にそれぞれ接続されるソースおよび
ドレインを有する第２接合型電界効果トランジスタと、
接地電位より高いバイアス電圧を前記第２接合型電界効
果トランジスタのドレインおよびソースに印加するバイ
アス設定回路と、第２接合型電界効果トランジスタが非
導通の時に所定量の電流を第１接合型電界効果トランジ
スタのゲートに注入して第１接合電界効果トランジスタ
を導通状態にするため前記バイアス電圧よりも高い電圧
を第１接合型電界効果トランジスタのゲートに印加する
手段および第２電界効果トランジスタが導通している時
に第１電界効果トランジスタを非導通にするために第１
接合型電界効果トランジスタのゲートを接地端子に接続
する手段を有する電流制御器とにより構成される可変減
衰器を提供する。
力端子との間に接続され、中間接続点を有する第１およ
び第２直列接続抵抗とＴ型構造に中間接続点に接続され
る一方端子を有する第３抵抗とを含む複数の抵抗とで成
る減衰回路と、第３抵抗の他方端子と基準端子との間に
接続される第１接合型電界効果トランジスタと、直列接
続抵抗に並列に接続される第２接合型電界効果トランジ
スタと、接地電位より高いバイアス電圧を前記第２電界
効果トランジスタのドレインおよびソースに印加するバ
イアス設定回路と、第１電界効果トランジスタが非導通
である間に一定電流を第２電界効果トランジスタのゲー
トに注入して第２電界効果トランジスタを導通させるた
め前記バイアス電圧よりも高い電圧を第２電界効果トラ
ンジスタのゲートに印加する手段および前記第１電界効
果トランジスタが導通している間に前記第２電界効果ト
ランジスタを非導通にするために第２電界効果トランジ
スタのゲートを接地端子に接続する手段を含む電流制御
器とにより構成される可変減衰器を提供する。本発明
は、入力端子と出力端子との間に直列に接続される第１
および第２抵抗を含む直列抵抗回路と前記第１および第
２抵抗の接続点に接続される第１端子および第２端子を
有する第３抵抗とを有するＴ型減衰回路と、減衰回路を
接地端子に交流接続する交流接地回路と、第３抵抗およ
び交流接地回路にそれぞれ接続されるソースおよびドレ
インを有する第１接合型電界効果トランジスタと、入力
端子および出力端子にそれぞれ接続されるソースおよび
ドレインを有する第２接合型電界効果トランジスタと、
接地電位より高いバイアス電圧を前記第２接合型電界効
果トランジスタのドレインおよびソースに印加するバイ
アス設定回路と、第２接合型電界効果トランジスタが非
導通の時に所定量の電流を第１接合型電界効果トランジ
スタのゲートに注入して第１接合電界効果トランジスタ
を導通状態にするため前記バイアス電圧よりも高い電圧
を第１接合型電界効果トランジスタのゲートに印加する
手段および第２電界効果トランジスタが導通している時
に第１電界効果トランジスタを非導通にするために第１
接合型電界効果トランジスタのゲートを接地端子に接続
する手段を有する電流制御器とにより構成される可変減
衰器を提供する。
【００１９】本発明は、入力端子と出力端子にそれぞれ
接続される第１および第２端子を有する第１抵抗と、第
１抵抗の第１および第２端子にそれぞれ接続される個々
の第１端子および個々の第２端子を有する第２および第
３抵抗を含むπ型減衰回路と、第１抵抗の第１および第
２端子にそれぞれ接続されるソースおよびドレインを有
する第１接合型電界効果トランジスタと、第２および第
３抵抗の一方の前記第２端子および基準電位端子にそれ
ぞれ接続されるドレインおよびソースを有する第２接合
型電界効果トランジスタと、第２および第３抵抗の他方
の第２端子および基準電位端子にそれぞれ接続されるソ
ースおよびドレインを有する第３接合型電界効果トラン
ジスタと、接地電位より高いバイアス電圧を第１接合型
電界効果トランジスタのドレインおよびソースに印加す
るバイアス設定回路と、第２および第３接合型電界効果
トランジスタが非導通である時に一定の電流を第１接合
型電界効果トランジスタのゲートに注入して第１接合型
電界効果トランジスタを導通させるために前記バイアス
電圧より高い電圧を第１接合型電界効果トランジスタの
ゲートに印加する手段と第２および第３電界効果トラン
ジスタが導通している時に第１電界効果トランジスタを
非導通状態にするため第１電界効果トランジスタのゲー
トを接地端子に接続する手段とを含む電流制御器とによ
り構成される可変減衰器を提供する。本発明は、入力端
子と出力端子にそれぞれ接続される第１および第２端子
を有する第１抵抗と、第１抵抗の前記第１および第２端
子にそれぞれ接続される個々の第１端子および個々の第
２端子を有する第２および第３抵抗を含むπ型減衰回路
と、第１抵抗の第１および第２端子にそれぞれ接続され
るソースおよびドレインを有する第１接合型電界効果ト
ランジスタと、第２および第３抵抗の一方の前記第２端
子および基準電位端子にそれぞれ接続されるドレインお
よびソースを有する第２接合型電界効果トランジスタ
と、第２および第３抵抗の他方の前記第２端子および基
準電位端子にそれぞれ接続されるソースおよびドレイン
を有する第３接合型電界効果トランジスタと、接地電位
より高いバイアス電圧を第１接合型電界効果トランジス
タのドレインおよびソースに印加するバイアス設定回路
と、第１接合型電界効果トランジスタが非導通である時
に一定の電流を第２および第３接合型電界効果トランジ
スタのゲートに注入して第２および第３接合型電界効果
トランジスタを導通させるために前記バイアス電圧より
高い電圧を第２および第３接合型電界効果トランジスタ
のゲートに印加する手段と第１接合型電界効果トランジ
スタが導通している時に第２および第３接合型電界効果
トランジスタを非導通状態にするため第２および第３接
合型電界効果トランジスタのゲートを接地端子に接続す
る手段とを含む電流制御器とにより構成される可変減衰
器を提供する。
接続される第１および第２端子を有する第１抵抗と、第
１抵抗の第１および第２端子にそれぞれ接続される個々
の第１端子および個々の第２端子を有する第２および第
３抵抗を含むπ型減衰回路と、第１抵抗の第１および第
２端子にそれぞれ接続されるソースおよびドレインを有
する第１接合型電界効果トランジスタと、第２および第
３抵抗の一方の前記第２端子および基準電位端子にそれ
ぞれ接続されるドレインおよびソースを有する第２接合
型電界効果トランジスタと、第２および第３抵抗の他方
の第２端子および基準電位端子にそれぞれ接続されるソ
ースおよびドレインを有する第３接合型電界効果トラン
ジスタと、接地電位より高いバイアス電圧を第１接合型
電界効果トランジスタのドレインおよびソースに印加す
るバイアス設定回路と、第２および第３接合型電界効果
トランジスタが非導通である時に一定の電流を第１接合
型電界効果トランジスタのゲートに注入して第１接合型
電界効果トランジスタを導通させるために前記バイアス
電圧より高い電圧を第１接合型電界効果トランジスタの
ゲートに印加する手段と第２および第３電界効果トラン
ジスタが導通している時に第１電界効果トランジスタを
非導通状態にするため第１電界効果トランジスタのゲー
トを接地端子に接続する手段とを含む電流制御器とによ
り構成される可変減衰器を提供する。本発明は、入力端
子と出力端子にそれぞれ接続される第１および第２端子
を有する第１抵抗と、第１抵抗の前記第１および第２端
子にそれぞれ接続される個々の第１端子および個々の第
２端子を有する第２および第３抵抗を含むπ型減衰回路
と、第１抵抗の第１および第２端子にそれぞれ接続され
るソースおよびドレインを有する第１接合型電界効果ト
ランジスタと、第２および第３抵抗の一方の前記第２端
子および基準電位端子にそれぞれ接続されるドレインお
よびソースを有する第２接合型電界効果トランジスタ
と、第２および第３抵抗の他方の前記第２端子および基
準電位端子にそれぞれ接続されるソースおよびドレイン
を有する第３接合型電界効果トランジスタと、接地電位
より高いバイアス電圧を第１接合型電界効果トランジス
タのドレインおよびソースに印加するバイアス設定回路
と、第１接合型電界効果トランジスタが非導通である時
に一定の電流を第２および第３接合型電界効果トランジ
スタのゲートに注入して第２および第３接合型電界効果
トランジスタを導通させるために前記バイアス電圧より
高い電圧を第２および第３接合型電界効果トランジスタ
のゲートに印加する手段と第１接合型電界効果トランジ
スタが導通している時に第２および第３接合型電界効果
トランジスタを非導通状態にするため第２および第３接
合型電界効果トランジスタのゲートを接地端子に接続す
る手段とを含む電流制御器とにより構成される可変減衰
器を提供する。
【００２０】
【作用】このように本発明では、利得制御用スイッチを
構成する接合型ＦＥＴをオンにするときゲートに所定の
電流を注入することにより、ゲートとソースおよびドレ
イン間の電圧は、常にゲートに注入する電流とＦＥＴの
断面積で決まるショットキー接合またはＰＮ接合のオン
電圧となり、入力信号によらず一定に保たれるので、信
号によるオン抵抗の変化を小さくできる。
構成する接合型ＦＥＴをオンにするときゲートに所定の
電流を注入することにより、ゲートとソースおよびドレ
イン間の電圧は、常にゲートに注入する電流とＦＥＴの
断面積で決まるショットキー接合またはＰＮ接合のオン
電圧となり、入力信号によらず一定に保たれるので、信
号によるオン抵抗の変化を小さくできる。
【００２１】また、このようにした場合にはＦＥＴのし
きい値電圧を低く設定することなくオン抵抗を十分に小
さくできるので、可変減衰器を他の回路と共に集積化す
ることが容易となる。
きい値電圧を低く設定することなくオン抵抗を十分に小
さくできるので、可変減衰器を他の回路と共に集積化す
ることが容易となる。
【００２２】さらに、ＦＥＴのオン電圧を大きくとるこ
とができるため、ゲート幅を大きくすることなくオン抵
抗を小さくすることが可能であり、ＦＥＴの寄生容量に
よる信号損失が低減される。
とができるため、ゲート幅を大きくすることなくオン抵
抗を小さくすることが可能であり、ＦＥＴの寄生容量に
よる信号損失が低減される。
【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。以下の説明では、利得制御用スイッチとしてＧａ
Ａｓ ＭＥＳＦＥＴを用いた場合について説明するが、
これに限らず、通常のＰＮ接合型ＦＥＴでもよく、接合
型ＦＥＴあれば本発明を適用することができる。
する。以下の説明では、利得制御用スイッチとしてＧａ
Ａｓ ＭＥＳＦＥＴを用いた場合について説明するが、
これに限らず、通常のＰＮ接合型ＦＥＴでもよく、接合
型ＦＥＴあれば本発明を適用することができる。
【００２４】図１に、本発明の一実施例に係る可変減衰
器の回路図であり、Ｔ型減衰器に適用した場合の例であ
る。図１において、入力端子１１と出力端子１２との間
にキャパシタＣ１１、抵抗Ｒ１１、抵抗Ｒ１２およびキ
ャパシタＣ１２が直列に接続され、また抵抗Ｒ１１と抵
抗Ｒ１２との接続点のノードＮ３に、抵抗Ｒ１３の一端
が接続されている。キャパシタＣ１１，Ｃ１２はＡＣカ
ップリング用キャパシタである。抵抗Ｒ１１〜Ｒ１３に
より、Ｔ型減衰回路が構成される。
器の回路図であり、Ｔ型減衰器に適用した場合の例であ
る。図１において、入力端子１１と出力端子１２との間
にキャパシタＣ１１、抵抗Ｒ１１、抵抗Ｒ１２およびキ
ャパシタＣ１２が直列に接続され、また抵抗Ｒ１１と抵
抗Ｒ１２との接続点のノードＮ３に、抵抗Ｒ１３の一端
が接続されている。キャパシタＣ１１，Ｃ１２はＡＣカ
ップリング用キャパシタである。抵抗Ｒ１１〜Ｒ１３に
より、Ｔ型減衰回路が構成される。
【００２５】抵抗Ｒ１１，Ｒ１２の直列回路の両端のノ
ードＮ１１，Ｎ１２はＦＥＴＱ１１のソース、ドレイン
にそれぞれ接続されると共に、バイアス設定回路１３に
も接続されている。ＦＥＴＱ１１のゲートはスイッチＳ
１１の共通端子に接続され、スイッチＳ１１の一方の切
替端子は定電流源Ｉ１１を介して正の電源端子Ｖｄｄ
に、他方の切替端子は接地端子ＧＮＤにそれぞれ接続さ
れている。
ードＮ１１，Ｎ１２はＦＥＴＱ１１のソース、ドレイン
にそれぞれ接続されると共に、バイアス設定回路１３に
も接続されている。ＦＥＴＱ１１のゲートはスイッチＳ
１１の共通端子に接続され、スイッチＳ１１の一方の切
替端子は定電流源Ｉ１１を介して正の電源端子Ｖｄｄ
に、他方の切替端子は接地端子ＧＮＤにそれぞれ接続さ
れている。
【００２６】一方、抵抗Ｒ１３の他端にはＦＥＴＱ１２
のソースが接続され、ＦＥＴＱ１２のドレインは交流接
地回路１４に接続されている。ＦＥＴＱ１２のゲートは
スイッチＳ１２の共通端子に接続され、スイッチＳ１２
の一方の切替端子は定電流源Ｉ１２を介して正の電源端
子Ｖｄｄに、他方の切替端子は接地端子ＧＮＤにそれぞ
れ接続されている。
のソースが接続され、ＦＥＴＱ１２のドレインは交流接
地回路１４に接続されている。ＦＥＴＱ１２のゲートは
スイッチＳ１２の共通端子に接続され、スイッチＳ１２
の一方の切替端子は定電流源Ｉ１２を介して正の電源端
子Ｖｄｄに、他方の切替端子は接地端子ＧＮＤにそれぞ
れ接続されている。
【００２７】次に、本実施例の動作を説明する。但し、
キャパシタＣ１１，Ｃ１２の容量は無限大と仮定し、ま
たスイッチＳ１１，Ｓ１２は図示しない制御信号により
互いに相補的に動作するように制御されるものとする。
さらに、説明を簡単にするため、バイアス設定回路１３
で与える直流電位はＶｄｄ／２とする。
キャパシタＣ１１，Ｃ１２の容量は無限大と仮定し、ま
たスイッチＳ１１，Ｓ１２は図示しない制御信号により
互いに相補的に動作するように制御されるものとする。
さらに、説明を簡単にするため、バイアス設定回路１３
で与える直流電位はＶｄｄ／２とする。
【００２８】今、制御信号によりスイッチＳ１１が電流
源Ｉ１側に接続され、スイッチＳ１２が接地端子ＧＮＤ
側に接続されている場合、従来例と同様にＦＥＴＱ１１
はオン、ＦＥＴ１２はオフとなり、この状態は図１０
（ａ）に示したスルーモードの等価回路で表される。
源Ｉ１側に接続され、スイッチＳ１２が接地端子ＧＮＤ
側に接続されている場合、従来例と同様にＦＥＴＱ１１
はオン、ＦＥＴ１２はオフとなり、この状態は図１０
（ａ）に示したスルーモードの等価回路で表される。
【００２９】この場合、電流源Ｉ１の電流がＦＥＴＱ１
１のゲートに入力されるため、ＦＥＴＱ１１のソースお
よびドレインに比べ、ゲートはショットキー接合のオン
電圧（Ｖｏｎ，ｓｔｋ）分だけ高い電位となる。従っ
て、式（１）からも明らかなようにＶｇｓ＝０［Ｖ］の
場合に比べ、ＦＥＴＱ１１のオン抵抗はより下がること
になる。
１のゲートに入力されるため、ＦＥＴＱ１１のソースお
よびドレインに比べ、ゲートはショットキー接合のオン
電圧（Ｖｏｎ，ｓｔｋ）分だけ高い電位となる。従っ
て、式（１）からも明らかなようにＶｇｓ＝０［Ｖ］の
場合に比べ、ＦＥＴＱ１１のオン抵抗はより下がること
になる。
【００３０】この状態において、入力端子１１に入力信
号（交流電圧Ｖｉｎ）が与えられると、入力信号がＮ１
１、Ｎ１２に伝達されるが、このときＦＥＴＱ１１のゲ
ートには定電流源Ｉ１から一定の電流を流しているた
め、ゲート電位はソース、ドレインであるノードＮ１
１，Ｎ１２に比べ常にショットキーのオン電圧Ｖｏｎ，
ｓｔｋだけ高い電位（Ｖｄｄ／２＋Ｖｏｎ，ｓｔｋ＋Ｖ
ｉｎ）を維持する。言い替えれば、ＦＥＴＱ１１のゲー
トも信号と同じ電圧変化を受けることになる。
号（交流電圧Ｖｉｎ）が与えられると、入力信号がＮ１
１、Ｎ１２に伝達されるが、このときＦＥＴＱ１１のゲ
ートには定電流源Ｉ１から一定の電流を流しているた
め、ゲート電位はソース、ドレインであるノードＮ１
１，Ｎ１２に比べ常にショットキーのオン電圧Ｖｏｎ，
ｓｔｋだけ高い電位（Ｖｄｄ／２＋Ｖｏｎ，ｓｔｋ＋Ｖ
ｉｎ）を維持する。言い替えれば、ＦＥＴＱ１１のゲー
トも信号と同じ電圧変化を受けることになる。
【００３１】従って、入力信号によらず常にＦＥＴＱ１
１のオン抵抗を一定に維持することが可能となる。但
し、この動作が可能となる電源電圧Ｖｄｄは、バイアス
設定回路１３の出力がＶｄｄ／２の場合、以下のような
範囲内である。
１のオン抵抗を一定に維持することが可能となる。但
し、この動作が可能となる電源電圧Ｖｄｄは、バイアス
設定回路１３の出力がＶｄｄ／２の場合、以下のような
範囲内である。
【００３２】
Ｖｄｄ／２＞Ｖｏｎ，ｓｔｋ＋Ｖｉｎ （３）
一方、制御信号によりスイッチＳ１１が接地端子ＧＮＤ
側に接続され、スイッチＳ１２が電流源Ｉ２側に接続さ
れている場合には、ＦＥＴＱ１１はオフ、ＦＥＴＱ１２
はオンとなり、この状態は図１０（ｂ）に示したＴ型減
衰器の等価回路で表される。但し、ＦＥＴＱ１２は電流
源Ｉ２の電流がゲートに入力されるため、ソース、ドレ
インに比べ、ゲートはショットキーのオン電圧（Ｖｏ
ｎ，ｓｔｋ）文だけ高い電位となる。この場合、ＦＥＴ
Ｑ１２のドレインが交流接地回路１４により交流的に接
地されているため、ソース、ドレインは入力信号の変化
による変化を受けない。従って、ＦＥＴＱ１２のゲート
は（Ｖｄｄ／２＋Ｖｏｎ，ｓｔｋ）となり、一定電位を
保つことになる。
側に接続され、スイッチＳ１２が電流源Ｉ２側に接続さ
れている場合には、ＦＥＴＱ１１はオフ、ＦＥＴＱ１２
はオンとなり、この状態は図１０（ｂ）に示したＴ型減
衰器の等価回路で表される。但し、ＦＥＴＱ１２は電流
源Ｉ２の電流がゲートに入力されるため、ソース、ドレ
インに比べ、ゲートはショットキーのオン電圧（Ｖｏ
ｎ，ｓｔｋ）文だけ高い電位となる。この場合、ＦＥＴ
Ｑ１２のドレインが交流接地回路１４により交流的に接
地されているため、ソース、ドレインは入力信号の変化
による変化を受けない。従って、ＦＥＴＱ１２のゲート
は（Ｖｄｄ／２＋Ｖｏｎ，ｓｔｋ）となり、一定電位を
保つことになる。
【００３３】以上説明したように、本実施例の可変減衰
器ではＦＥＴＱ１１，Ｑ１２のオン電圧は信号によらず
常に一定となるので、オン抵抗の入力信号依存性を小さ
くすることができる。
器ではＦＥＴＱ１１，Ｑ１２のオン電圧は信号によらず
常に一定となるので、オン抵抗の入力信号依存性を小さ
くすることができる。
【００３４】また、本実施例の可変減衰器は、次のよう
な利点もある。第１に、ＦＥＴＱ１１，Ｑ１２のオン抵
抗は式（１）を用いると１／｛Ｋ（Ｖｏｎ，ｓｔｋ−Ｖ
T ）｝となるため、ＦＥＴの寸法（特にゲート幅）を同
じにした場合、従来の可変減衰器でのＦＥＴのオン抵抗
よりも、次式に示す分だけ低くすることができる。
な利点もある。第１に、ＦＥＴＱ１１，Ｑ１２のオン抵
抗は式（１）を用いると１／｛Ｋ（Ｖｏｎ，ｓｔｋ−Ｖ
T ）｝となるため、ＦＥＴの寸法（特にゲート幅）を同
じにした場合、従来の可変減衰器でのＦＥＴのオン抵抗
よりも、次式に示す分だけ低くすることができる。
【００３５】
Ｒ，ＭＥＲＩＴ＝−ＶT ／（Ｖｏｎ，ｓｔｋ−ＶT ） （４）
例えば、従来の方式でＶT ＝−１［Ｖ］とし可変減衰器
を設計した場合、Ｖｏｎ，ｓｔｋを０．６［Ｖ］とする
と、Ｒ，ＭＥＲＩＴは０．６２５となり、４０％程度オ
ン抵抗を下げることができる。別な見方をすれば、同じ
オン抵抗を実現するために、ＦＥＴのゲート幅（チャネ
ル幅）は従来例に比べ、式（４）で示された分だけ小さ
くできる。これは、特に高速信号の減衰を行う場合に重
要である。なぜならば、ゲート幅を大きくするとその分
だけ寄生キャパシタが増加してしまい、その寄生キャパ
シタにより入力信号が減衰して出力に現れるからであ
る。従って、本実施例の構成を用いることで寄生キャパ
シタによる入力信号の減衰を小さくすることができる。
を設計した場合、Ｖｏｎ，ｓｔｋを０．６［Ｖ］とする
と、Ｒ，ＭＥＲＩＴは０．６２５となり、４０％程度オ
ン抵抗を下げることができる。別な見方をすれば、同じ
オン抵抗を実現するために、ＦＥＴのゲート幅（チャネ
ル幅）は従来例に比べ、式（４）で示された分だけ小さ
くできる。これは、特に高速信号の減衰を行う場合に重
要である。なぜならば、ゲート幅を大きくするとその分
だけ寄生キャパシタが増加してしまい、その寄生キャパ
シタにより入力信号が減衰して出力に現れるからであ
る。従って、本実施例の構成を用いることで寄生キャパ
シタによる入力信号の減衰を小さくすることができる。
【００３６】第２に、ＦＥＴＱ１１，Ｑ１２のしきい値
電圧ＶT をあまり低くしなくとも、Ｖｇｓを高くとれる
ので、他の回路と集積化する場合、他の回路で用いてい
るのと同様のしきい値電圧を使っても、所望の減衰器を
設計することが容易であることである。従って、しきい
値電圧を他の回路のそれと異ならせるためにプロセス工
程を増やす必要がないので、コスト的にも安価になる。
電圧ＶT をあまり低くしなくとも、Ｖｇｓを高くとれる
ので、他の回路と集積化する場合、他の回路で用いてい
るのと同様のしきい値電圧を使っても、所望の減衰器を
設計することが容易であることである。従って、しきい
値電圧を他の回路のそれと異ならせるためにプロセス工
程を増やす必要がないので、コスト的にも安価になる。
【００３７】さらに、本実施例の回路はしきい値電圧が
正（ＥＦＥＴの場合）でも動作できるという利点もあ
る。図２に、図１におけるバイアス設定回路１３の構成
例を示す。図２（ａ）の例は、電源Ｖｄｄと接地端子Ｇ
ＮＤ間に直列に接続した抵抗Ｒ１４，Ｒ１５およびＲ１
６，Ｒ１７による抵抗分割によってバイアスを設定する
ものである。すなわち、抵抗Ｒ１４，Ｒ１５の接続点が
図１のノードＮ１１に接続され、抵抗Ｒ１６，Ｒ１７の
接続点が図１のノードＮ１２に接続される。この場合、
減衰器の入力インピーダンスよりも、抵抗Ｒ１４，Ｒ１
５およびＲ１６，Ｒ１７の並列抵抗を十分大きい値を選
ぶ必要がある。入力信号がこれら２つの並列抵抗により
減衰しないようにするためである。さらに、これら２つ
並列抵抗に電流源Ｉ１，Ｉ２のいずれか一方の電流が流
れるため、電流源Ｉ１，Ｉ２の電流値Ｉと並列抵抗Ｒの
積Ｉ・Ｒを電源電圧Ｖｄｄに比べて十分小さくする必要
がある。仕様によるが、この積Ｉ・Ｒは例えばＶｄｄ／
１０程度以下に設計すればよい。さらに、電流源Ｉ１，
Ｉ２のいずれかの電流が２つの並列抵抗を流れるため、
減衰モード（ＦＥＴＱ１１：オン，ＦＥＴＱ１２：オ
フ）で動作させても、スルーモード（ＦＥＴＱ１１：オ
フ，ＦＥＴＱ１２：オン）で動作させても、回路の直流
電位は変化しないという利点がある。
正（ＥＦＥＴの場合）でも動作できるという利点もあ
る。図２に、図１におけるバイアス設定回路１３の構成
例を示す。図２（ａ）の例は、電源Ｖｄｄと接地端子Ｇ
ＮＤ間に直列に接続した抵抗Ｒ１４，Ｒ１５およびＲ１
６，Ｒ１７による抵抗分割によってバイアスを設定する
ものである。すなわち、抵抗Ｒ１４，Ｒ１５の接続点が
図１のノードＮ１１に接続され、抵抗Ｒ１６，Ｒ１７の
接続点が図１のノードＮ１２に接続される。この場合、
減衰器の入力インピーダンスよりも、抵抗Ｒ１４，Ｒ１
５およびＲ１６，Ｒ１７の並列抵抗を十分大きい値を選
ぶ必要がある。入力信号がこれら２つの並列抵抗により
減衰しないようにするためである。さらに、これら２つ
並列抵抗に電流源Ｉ１，Ｉ２のいずれか一方の電流が流
れるため、電流源Ｉ１，Ｉ２の電流値Ｉと並列抵抗Ｒの
積Ｉ・Ｒを電源電圧Ｖｄｄに比べて十分小さくする必要
がある。仕様によるが、この積Ｉ・Ｒは例えばＶｄｄ／
１０程度以下に設計すればよい。さらに、電流源Ｉ１，
Ｉ２のいずれかの電流が２つの並列抵抗を流れるため、
減衰モード（ＦＥＴＱ１１：オン，ＦＥＴＱ１２：オ
フ）で動作させても、スルーモード（ＦＥＴＱ１１：オ
フ，ＦＥＴＱ１２：オン）で動作させても、回路の直流
電位は変化しないという利点がある。
【００３８】図２（ｂ）の例は、ある低インピーダンス
のバイアス回路（ここでは、電圧源Ｖ１０と抵抗Ｒ１８
で構成される）に、インダクタＬ１１，Ｌ１２の各一端
を接続し、インダクタＬ１１，Ｌ１２の各他端を図１の
ノードＮ１１，Ｎ１２に接続するものである。この場
合、高周波的にはバイアス設定回路１３の２つの出力端
子はインダクタＬ１１，Ｌ１２により高インピーダンス
になっているため、ノードＮ１１，Ｎ１２間のアイソレ
ーションがとれるとともに、直流的にはノードＮ１１，
Ｎ１２は短絡することになるめ、ノードＮ１１，Ｎ１２
に与えられる直流バイアスは同電位となる。この図２
（ｂ）の場合も、図２（ａ）と同様にバイアス設定回路
１３の直流的な内部インピーダンスと電流源Ｉ１１，Ｉ
１２の電流Ｉの積がＶｄｄより十分小さい必要がある。
のバイアス回路（ここでは、電圧源Ｖ１０と抵抗Ｒ１８
で構成される）に、インダクタＬ１１，Ｌ１２の各一端
を接続し、インダクタＬ１１，Ｌ１２の各他端を図１の
ノードＮ１１，Ｎ１２に接続するものである。この場
合、高周波的にはバイアス設定回路１３の２つの出力端
子はインダクタＬ１１，Ｌ１２により高インピーダンス
になっているため、ノードＮ１１，Ｎ１２間のアイソレ
ーションがとれるとともに、直流的にはノードＮ１１，
Ｎ１２は短絡することになるめ、ノードＮ１１，Ｎ１２
に与えられる直流バイアスは同電位となる。この図２
（ｂ）の場合も、図２（ａ）と同様にバイアス設定回路
１３の直流的な内部インピーダンスと電流源Ｉ１１，Ｉ
１２の電流Ｉの積がＶｄｄより十分小さい必要がある。
【００３９】次に、交流接地回路１４の構成例を図３に
示す。図３に示すように、キャパシタＣ１３の一端を接
地端子ＧＮＤ（または電源端子Ｖｄｄ）に接続し、他端
を図１のＦＥＴＱ１３のドレインであるノードＮ１４に
接続することで実現できる。ただし、この場合にはキャ
パシタＣ１３のインピーダンスを図１の抵抗Ｒ１３に比
べて十分小さい値に選ぶ必要がある。
示す。図３に示すように、キャパシタＣ１３の一端を接
地端子ＧＮＤ（または電源端子Ｖｄｄ）に接続し、他端
を図１のＦＥＴＱ１３のドレインであるノードＮ１４に
接続することで実現できる。ただし、この場合にはキャ
パシタＣ１３のインピーダンスを図１の抵抗Ｒ１３に比
べて十分小さい値に選ぶ必要がある。
【００４０】なお、図１の電流源Ｉ１１，Ｉ１２の具体
的な構成法については特に図示しないが、例えばＧａＡ
ｓ ＭＥＳＦＥＴの基本ロジックである公知のＤＣＦＬ
回路を用いることで実現できる。また、電流源Ｉ１１，
Ｉ１２を抵抗に置き換えてもほぼ同様な特性を得ること
ができる。
的な構成法については特に図示しないが、例えばＧａＡ
ｓ ＭＥＳＦＥＴの基本ロジックである公知のＤＣＦＬ
回路を用いることで実現できる。また、電流源Ｉ１１，
Ｉ１２を抵抗に置き換えてもほぼ同様な特性を得ること
ができる。
【００４１】次に、本発明の実施例に係る可変減衰器と
してπ型減衰器に適用した場合の例を図４により説明す
る。図４において、入力端子２１と出力端子２２との間
にＡＣカップリング用であるキャパシタＣ２１、抵抗Ｒ
２１およびＡＣカップリング用であるキャパシタＣ２２
が直列に接続され、抵抗Ｒ２１とキャパシタＣ２１，Ｃ
２２との接続点のノードＮ２１，Ｎ２２に抵抗Ｒ２２，
Ｒ２３の各一端がそれぞれ接続される。この場合は抵抗
Ｒ２１〜Ｒ２３により、π型減衰回路が構成される。
してπ型減衰器に適用した場合の例を図４により説明す
る。図４において、入力端子２１と出力端子２２との間
にＡＣカップリング用であるキャパシタＣ２１、抵抗Ｒ
２１およびＡＣカップリング用であるキャパシタＣ２２
が直列に接続され、抵抗Ｒ２１とキャパシタＣ２１，Ｃ
２２との接続点のノードＮ２１，Ｎ２２に抵抗Ｒ２２，
Ｒ２３の各一端がそれぞれ接続される。この場合は抵抗
Ｒ２１〜Ｒ２３により、π型減衰回路が構成される。
【００４２】ノードＮ２１，Ｎ２２は、ＦＥＴＱ２１の
ソース、ドレインにそれぞれ接続されると共に、バイア
ス設定回路２３にも接続されている。ＦＥＴＱ２１のゲ
ートはスイッチＳ２１の共通端子に接続され、スイッチ
Ｓ２１の一方の切替端子は定電流源Ｉ２１を介して正の
電源端子Ｖｄｄに、他方の切替端子は接地端子ＧＮＤに
それぞれ接続されている。
ソース、ドレインにそれぞれ接続されると共に、バイア
ス設定回路２３にも接続されている。ＦＥＴＱ２１のゲ
ートはスイッチＳ２１の共通端子に接続され、スイッチ
Ｓ２１の一方の切替端子は定電流源Ｉ２１を介して正の
電源端子Ｖｄｄに、他方の切替端子は接地端子ＧＮＤに
それぞれ接続されている。
【００４３】一方、抵抗Ｒ２２，Ｒ２３の他端にはＦＥ
ＴＱ２２，Ｑ２３のソースがそれぞれ接続され、ＦＥＴ
Ｑ２２，Ｑ２３のドレインは交流接地回路２４，２５に
それぞれ接続されている。ＦＥＴＱ２２，Ｑ２３のゲー
トはスイッチＳ２２，Ｓ２３の共通端子にそれぞれ接続
され、スイッチＳ２２，Ｓ２３の一方の切替端子は定電
流源Ｉ２２，Ｉ２３をそれぞれ介して正の電源端子Ｖｄ
ｄに、他方の切替端子は接地端子ＧＮＤにそれぞれ接続
されている。
ＴＱ２２，Ｑ２３のソースがそれぞれ接続され、ＦＥＴ
Ｑ２２，Ｑ２３のドレインは交流接地回路２４，２５に
それぞれ接続されている。ＦＥＴＱ２２，Ｑ２３のゲー
トはスイッチＳ２２，Ｓ２３の共通端子にそれぞれ接続
され、スイッチＳ２２，Ｓ２３の一方の切替端子は定電
流源Ｉ２２，Ｉ２３をそれぞれ介して正の電源端子Ｖｄ
ｄに、他方の切替端子は接地端子ＧＮＤにそれぞれ接続
されている。
【００４４】次に、本実施例の動作を説明する。まず減
衰モードのときは、図示しない制御信号により、ＦＥＴ
Ｑ２１がオフ、ＦＥＴＱ２２，Ｑ２３が共にオンとな
る。この場合は、図５に等価回路を示すπ型減衰器とし
て動作する。一方、スルーモードのときは、ＦＥＴＱ２
１オン、ＦＥＴＱ２２，Ｑ２３がともにオフとなり、図
１０（ａ）に示したスルーモードの等価回路で表した動
作を行う。本実施例によっても、図１に示した実施例と
同様の効果が得られることはいうまでもない。
衰モードのときは、図示しない制御信号により、ＦＥＴ
Ｑ２１がオフ、ＦＥＴＱ２２，Ｑ２３が共にオンとな
る。この場合は、図５に等価回路を示すπ型減衰器とし
て動作する。一方、スルーモードのときは、ＦＥＴＱ２
１オン、ＦＥＴＱ２２，Ｑ２３がともにオフとなり、図
１０（ａ）に示したスルーモードの等価回路で表した動
作を行う。本実施例によっても、図１に示した実施例と
同様の効果が得られることはいうまでもない。
【００４５】以上の実施例では、利得が１と減衰回路を
構成する抵抗で決まる１より小さい値の２段階に可変で
きる１段構成の可変減衰器のみを示したが、同様の減衰
器の構成を複数段縦列接続することで、利得の可変ステ
ップ数を増加やすことができる。縦列接続の段数をｎと
し、かつ各段での減衰モードでの利得を異ならせれば、
利得の可変ステップ数を２n とすることができる。
構成する抵抗で決まる１より小さい値の２段階に可変で
きる１段構成の可変減衰器のみを示したが、同様の減衰
器の構成を複数段縦列接続することで、利得の可変ステ
ップ数を増加やすことができる。縦列接続の段数をｎと
し、かつ各段での減衰モードでの利得を異ならせれば、
利得の可変ステップ数を２n とすることができる。
【００４６】図６に、図１のＴ型構成の可変減衰器を３
段縦列接続した実施例を示す。各段の減衰器において
は、ＦＥＴＱ１１ａ，Ｑ１１ｂ，Ｑ１１ｃのゲートに制
御信号φ１，φ２，φ３がそれぞれ与えられ、ＦＥＴＱ
１２ａ，Ｑ１２ｂ，Ｑ１２ｃのゲートにφ１，φ２，φ
３とは逆相の制御信号φ１／，φ２／，φ３がそれぞれ
与えられることにより、利得制御が行われる。これらの
制御信号は、ＦＥＴのゲートを図１の実施例と同様にス
イッチにより定電流源と接地端子のいずれかに接続する
ことで供給することができる。また、図６では各段に個
別の交流接地回路１４ａ，１４ｂ，１４ｃを設けている
が、各段に共通の交流接地回路を設けてもよい。
段縦列接続した実施例を示す。各段の減衰器において
は、ＦＥＴＱ１１ａ，Ｑ１１ｂ，Ｑ１１ｃのゲートに制
御信号φ１，φ２，φ３がそれぞれ与えられ、ＦＥＴＱ
１２ａ，Ｑ１２ｂ，Ｑ１２ｃのゲートにφ１，φ２，φ
３とは逆相の制御信号φ１／，φ２／，φ３がそれぞれ
与えられることにより、利得制御が行われる。これらの
制御信号は、ＦＥＴのゲートを図１の実施例と同様にス
イッチにより定電流源と接地端子のいずれかに接続する
ことで供給することができる。また、図６では各段に個
別の交流接地回路１４ａ，１４ｂ，１４ｃを設けている
が、各段に共通の交流接地回路を設けてもよい。
【００４７】図７に、図４のπ型構成の可変減衰器を３
段縦列接続した実施例を示す。その動作は図４の実施例
と同様であるため、説明を省略する。なお、上述した実
施例では利得制御スイッチとしてＧａＡｓ ＭＥＳＦＥ
Ｔを用いたが、ＰＮ接合型ＦＥＴを用いても同様の効果
が得られる。
段縦列接続した実施例を示す。その動作は図４の実施例
と同様であるため、説明を省略する。なお、上述した実
施例では利得制御スイッチとしてＧａＡｓ ＭＥＳＦＥ
Ｔを用いたが、ＰＮ接合型ＦＥＴを用いても同様の効果
が得られる。
【００４８】
【発明の効果】以上説明したように、本発明では利得制
御用スイッチとしてＧａＡｓ ＭＥＳＦＥＴまたは接合
型ＦＥＴを用い、該ＦＥＴをオンにするときゲートに所
定の電流を注入することにより、ゲートとソースおよび
ドレイン間の電圧を入力信号にによらず一定に保つこと
ができるため、オン抵抗の入力信号依存性を小さくでき
る。従って、信号の歪が少なくなる。
御用スイッチとしてＧａＡｓ ＭＥＳＦＥＴまたは接合
型ＦＥＴを用い、該ＦＥＴをオンにするときゲートに所
定の電流を注入することにより、ゲートとソースおよび
ドレイン間の電圧を入力信号にによらず一定に保つこと
ができるため、オン抵抗の入力信号依存性を小さくでき
る。従って、信号の歪が少なくなる。
【００４９】また、ＦＥＴのオン抵抗の入力信号依存性
を少なくするためにしきい値を低くする必要が無くなる
ため、回路を高集積化する場合に可変減衰器以外の回路
としきい値電圧を等しくするか、あるいは近い値にする
ことができ、可変減衰器を他の回路と共に集積化するこ
とが容易となる。この結果、プロセスの工程数を減らす
ことが可能となり、コストダウンを図ることができる。
を少なくするためにしきい値を低くする必要が無くなる
ため、回路を高集積化する場合に可変減衰器以外の回路
としきい値電圧を等しくするか、あるいは近い値にする
ことができ、可変減衰器を他の回路と共に集積化するこ
とが容易となる。この結果、プロセスの工程数を減らす
ことが可能となり、コストダウンを図ることができる。
【００５０】さらに、ＦＥＴのゲート幅を必要以上に大
きくすることなくオン抵抗を従来の場合よりさらに小さ
くできるため、ＦＥＴの寄生キャパシタによる信号損失
を減少させることが可能となる。
きくすることなくオン抵抗を従来の場合よりさらに小さ
くできるため、ＦＥＴの寄生キャパシタによる信号損失
を減少させることが可能となる。
【図１】本発明による可変減衰器の一実施例を示す図
【図２】本発明による可変減衰器に用いるバイアス設定
回路の例を示す図
回路の例を示す図
【図３】本発明による可変減衰器に用いる交流接地回路
の例を示す図
の例を示す図
【図４】本発明による可変減衰器の他の実施例を示す図
【図５】図４の可変減衰器の減衰モードの等価回路を示
す図
す図
【図６】図１の可変減衰器を３段縦列接続した可変減衰
器を示す図
器を示す図
【図７】図４の可変減衰器を３段縦列接続した可変減衰
器を示す図
器を示す図
【図８】無線機器における送信系のブロック図
【図９】従来の可変減衰器の例を示す図
【図１０】図９の可変減衰器のスルーモードおよび減衰
モードの等価回路を示す図
モードの等価回路を示す図
【符号の説明】
１１，２１…入力端子
１２１，２２…出力端子
１３１，２３…バイアス設定回路
１４，２４…交流接地回路
Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３…抵抗
Ｃ１１〜Ｃ１２，Ｃ２１〜Ｃ２３…ＡＣカップリング用
キャパシタ Ｑ１１〜Ｑ１２，Ｑ２１〜Ｑ２３…ＦＥＴ Ｓ１１〜Ｓ１２，Ｓ２１〜Ｓ２３…スイッチ Ｉ１１〜Ｉ１２，Ｉ２１〜Ｉ２３…定電流源 Ｖｄｄ…電源端子 ＧＮＤ…接地端子
キャパシタ Ｑ１１〜Ｑ１２，Ｑ２１〜Ｑ２３…ＦＥＴ Ｓ１１〜Ｓ１２，Ｓ２１〜Ｓ２３…スイッチ Ｉ１１〜Ｉ１２，Ｉ２１〜Ｉ２３…定電流源 Ｖｄｄ…電源端子 ＧＮＤ…接地端子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 7/24
H03H 11/24
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (5)
- 【請求項１】 入力端子と出力端子との間に接続され、
中間接続点を有する第１および第２直列接続抵抗とＴ型
構造に前記中間接続点に接続される一方端子を有する第
３抵抗とを含む複数の抵抗とで成る減衰回路と、 前記第３抵抗の他方端子および前記減衰回路を接地端子
に交流接続する交流接地回路にそれぞれ接続されるソー
スおよびドレインを有する第１接合型電界効果トランジ
スタと、 前記直列接続抵抗に並列に接続される第２接合型電界効
果トランジスタと、 接地電位より高いバイアス電圧を前記第２接合型電界効
果トランジスタのドレインおよびソースに印加するバイ
アス設定回路と、 前記第１接合型電界効果トランジスタが非導通である時
に前記第２接合型電界効果トランジスタのゲートを前記
バイアス電圧よりも高い電位に維持して前記第２接合型
電界効果トランジスタを導通させるため一定電流を前記
第２接合型電界効果トランジスタのゲートに注入する電
流源および前記第１接合型電界効果トランジスタが導通
している時に前記第２接合型電界効果トランジスタを非
導通にするために前記第２接合型電界効果トランジスタ
のゲートを接地端子に接続する手段を含む電流制御器
と、 により構成される可変減衰器。 - 【請求項２】 入力端子と出力端子との間に直列に接続
される第１および第２抵抗を含む直列抵抗回路と前記第
１および第２抵抗の接続点に接続される第１端子および
第２端子を有する第３抵抗とを有するＴ型減衰回路と、 前記減衰回路を接地端子に交流接続する交流接地回路
と、 前記第３抵抗および前記交流接地回路にそれぞれ接続さ
れるソースおよびドレインを有する第１接合型電界効果
トランジスタと、 前記入力端子および前記出力端子にそれぞれ接続される
ソースおよびドレインを有する第２接合型電界効果トラ
ンジスタと、 接地電位より高いバイアス電圧を前記第２接合型電界効
果トランジスタのドレインおよびソースに印加するバイ
アス設定回路と、 前記第２接合型電界効果トランジスタが非導通の時に前
記第１接合型電界効果トランジスタのゲートを前記バイ
アス電圧よりも高い電位に維持して前記第１接合型電界
効果トランジスタを導通させるため所定量の電流を前記
第１接合型電界効果トランジスタのゲートに注入する電
流源および前記第２接合型電界効果トランジスタが導通
している時に前記第１接合型電界効果トランジスタを非
導通にするために前記第１接合型電界効果トランジスタ
のゲートを接地端子に接続する手段を有する電流制御器
と、 により構成される可変減衰器。 - 【請求項３】 入力端子と出力端子にそれぞれ接続され
る第１および第２端子を有する第１抵抗と、前記第１抵
抗の前記第１および第２端子にそれぞれ接続される個々
の第１端子および個々の第２端子を有する第２および第
３抵抗を含むπ型減衰回路と、 前記第１抵抗の前記第１および第２端子にそれぞれ接続
されるソースおよびドレインを有する第１接合型電界効
果トランジスタと、前記第２抵抗の 前記第２端子および前記減衰回路を接地
端子に交流接続する交流接地回路にそれぞれ接続される
ソースおよびドレインを有する第２接合型電界効果トラ
ンジスタと、前記第３抵抗 の前記第２端子および前記減衰回路を接地
端子に交流接続する交流接地回路にそれぞれ接続される
ソースおよびドレインを有する第３接合型電界効果トラ
ンジスタと、 接地電位より高いバイアス電圧を前記第１接合型電界効
果トランジスタのドレインおよびソースに印加するバイ
アス設定回路と、 前記第２および第３接合型電界効果トランジスタが非導
通である時に前記第１接合型電界効果トランジスタのゲ
ートを前記バイアス電圧よりも高い電位に維持して前記
第１接合型電界効果トランジスタを導通させるため一定
の電流を前記第１接合型電界効果トランジスタのゲート
に注入する電流源と前記第２および第３接合型電界効果
トランジスタが導通している時に前記第１接合型電界効
果トランジスタを非導通状態にするため前記第１接合型
電界効果トランジスタのゲートを接地端子に接続する手
段とを含む電流制御器と、 により構成される可変減衰器。 - 【請求項４】 入力端子と出力端子にそれぞれ接続され
る第１および第２端子を有する第１抵抗と、前記第１抵
抗の前記第１および第２端子にそれぞれ接続される個々
の第１端子および個々の第２端子を有する第２および第
３抵抗を含むπ型減衰回路と、 前記第１抵抗の前記第１および第２端子にそれぞれ接続
されるソースおよびドレインを有する第１接合型電界効
果トランジスタと、前記第２抵抗 の前記第２端子および前記減衰回路を接地
端子に交流接続する交流接地回路にそれぞれ接続される
ソースおよびドレインを有する第２接合型電界効果トラ
ンジスタと、前記第３抵抗 の前記第２端子および前記減衰回路を接地
端子に交流接続する交流接地回路にそれぞれ接続される
ソースおよびドレインを有する第３接合型電界効果トラ
ンジスタと、 接地電位より高いバイアス電圧を前記第１接合型電界効
果トランジスタのドレインおよびソースに印加するバイ
アス設定回路と、 前記第１接合型電界効果トランジスタが非導通である時
に前記第２および第３接合型電界効果トランジスタのゲ
ートを前記バイアス電圧よりも高い電位に維持して前記
第２および第３接合型電界効果トランジスタを導通させ
るため一定の電流を前記第２および第３接合型電界効果
トランジスタのゲートに注入する電流源と前記第１接合
型電界効果トランジスタが導通している時に前記第２お
よび第３接合型電界効果トランジスタを非導通状態にす
るため前記第２および第３接合型電界効果トランジスタ
のゲートを接地端子に接続する手段とを含む電流制御器
と、 により構成される可変減衰器。 - 【請求項５】 請求項１ないし４のいずれか１に記載の
可変減衰器が複数段直列に接続された可変減衰装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897294A JP3425235B2 (ja) | 1994-09-13 | 1994-09-13 | 可変減衰器 |
| US08/524,526 US5796286A (en) | 1994-09-13 | 1995-09-07 | Attenuation circuitry using gate current control of FET conduction to vary attenuation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21897294A JP3425235B2 (ja) | 1994-09-13 | 1994-09-13 | 可変減衰器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884041A JPH0884041A (ja) | 1996-03-26 |
| JP3425235B2 true JP3425235B2 (ja) | 2003-07-14 |
Family
ID=16728252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21897294A Expired - Fee Related JP3425235B2 (ja) | 1994-09-13 | 1994-09-13 | 可変減衰器 |
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| Country | Link |
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| US6480551B1 (en) * | 1997-11-18 | 2002-11-12 | Sony Corporation | Signal processing device and method for switching signal processors thereof |
| WO1999033172A1 (fr) * | 1997-12-22 | 1999-07-01 | Hitachi, Ltd. | Systeme d'amplification de puissance et terminal de communication radio mobile |
| MY118188A (en) * | 1998-05-29 | 2004-09-30 | Motorola Malaysia Sdn Bhd | Coupling circuit to reduce intermodulation distortion in radiofrequency receivers |
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| US6417793B1 (en) * | 2000-02-04 | 2002-07-09 | Rockwell Technologies, Llc | Track/attenuate circuit and method for switched current source DAC |
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| US7868681B2 (en) * | 2007-10-30 | 2011-01-11 | Qualcomm, Incorporated | Programmable gain circuit |
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| JP2012129721A (ja) * | 2010-12-14 | 2012-07-05 | Mitsubishi Electric Corp | 可変減衰器 |
| US8890598B2 (en) * | 2013-01-25 | 2014-11-18 | Analog Devices, Inc. | Multiple ramp variable attenuator |
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|---|---|---|---|---|
| GB1545623A (en) * | 1976-05-19 | 1979-05-10 | Elap | Transmission system and repeater stations therefor |
| US4138637A (en) * | 1977-05-31 | 1979-02-06 | Weinschel Engineering Co. | Attenuator with compensation of impedance errors |
| US4438415A (en) * | 1982-01-29 | 1984-03-20 | General Microwave Corporation | Digital programmable attenuator |
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| EP0360916A1 (de) * | 1988-09-30 | 1990-04-04 | Siemens Aktiengesellschaft | Monolithisch integrierbares Mirkowellen-Dämpfungsglied |
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| US5483191A (en) * | 1994-09-23 | 1996-01-09 | At&T Corp. | Apparatus for biasing a FET with a single voltage supply |
-
1994
- 1994-09-13 JP JP21897294A patent/JP3425235B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-07 US US08/524,526 patent/US5796286A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5796286A (en) | 1998-08-18 |
| JPH0884041A (ja) | 1996-03-26 |
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