JPH062827U - 可変減衰回路素子 - Google Patents

Abstract

(57)【要約】 【目的】 歪性能が良い可変減衰回路素子を構成する。 【構成】 可変減衰回路素子１２はゲートが共通接続さ
れた２つのＦＥＴ１ｄおよび１ｅから構成されており、
ＦＥＴ１ｄのソースはＦＥＴ１ｅのドレインと接続され
ている。また、ＦＥＴ１ｄのドレインおよびＦＥＴ１ｅ
のソースは各々端子Ｄ′および端子Ｓ′を形成してい
る。さらに、共通接続された両ゲートは端子Ｇ′を形成
しており、端子Ｇ′に印加する電圧を変化させることに
よって、端子Ｄ′−Ｓ′間の抵抗値が変化する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＴＶやＶＴＲ等のチューナやＢＳチューナ等における集積化減衰 回路に用いて好適な可変減衰回路素子に関する。

【０００２】

【従来の技術】

図４に接合型ＦＥＴ１（以下、単に、ＦＥＴ１という）の電気回路図、図５に ＦＥＴ１を用いた従来のＲＦ信号の可変減衰回路２の電気回路図を示す。図４お よび図５において、Ｄ，ＧおよびＳはそれぞれＦＥＴ１のドレイン、ゲートおよ びソースを表している。また、３および４は可変減衰回路２の各々入力端子およ び出力端子、５はＦＥＴ１のゲートにゲート電圧Ｖ_G0を印加するためのゲート電 圧印加端子である。

【０００３】 図５に示すように、可変減衰回路２の入力端子３と出力端子４とを結ぶ信号線 路６には、ＦＥＴ１のドレインが接続されており、そのソースは接地されている 。この可変減衰回路２では、ゲート電圧印加端子５に印加するゲート電圧Ｖ_G0を 変化させることによって、ＦＥＴ１のドレイン−ソース間の抵抗の値Ｒ_DS（以下 、抵抗値Ｒ_DSという）、つまり、可変減衰回路２における減衰量を変化させるこ とができる。

【０００４】 なお、上述した図５の可変減衰回路２では、ＦＥＴ１が信号線路６とアースと の間に介挿されている例を示したが、ＦＥＴ１が入力端子３と出力端子４との間 に直列に介挿されるように可変減衰回路を構成してもよい。

【０００５】 次に、図６に他の従来例による可変減衰回路７の電気回路図を示す。図におい て、８はＦＥＴ１ａおよび１ｂにゲート電圧Ｖ_G0aを印加するゲート電圧印加端 子、９はＦＥＴ１ｃにゲート電圧Ｖ_G0bを印加するためのゲート電圧端子、１０ および１１は可変減衰回路７の各々入力端子および出力端子である。 この可変減衰回路７は３つのＦＥＴ１ａ〜１ｃから成るπ型構造であり、その 減衰量はゲート電圧Ｖ_G0aを大きくしながらゲート電圧Ｖ_G0bを小さくしたり、ゲ ート電圧Ｖ_G0aを小さくしながらゲート電圧Ｖ_G0bを大きくするなど、互いに逆方 向に調節することによって制御される。

【０００６】

【考案が解決しようとする課題】

ところで、上述したＲＦ信号の可変減衰回路は、その出力端以降に接続された 回路内で信号に歪が発生しないように、大電力の入力信号を十分に減衰させて出 力することを目的としている。そのため、この種の可変減衰回路においては、そ の内部で信号に歪が発生しないようにすること、すなわち、歪性能をよくするこ とが重要な課題である。

【０００７】 さて、従来より、ＲＦ信号を減衰する可変減衰回路に用いられる素子としては 、ＰＩＮダイオードが一般的であり、その歪性能がよいという利点があったが、 ＰＩＮダイオードは、ディスクリート部品であるため、集積化が困難であった。 そこで、近年の集積回路（以下、ＩＣという）の発達に伴い、上述したように、 ＩＣ化に有効であるＦＥＴが用いられるようになった。

【０００８】 しかしながら、上述したＦＥＴ１を用いた可変減衰回路２および７などは、Ｉ Ｃ化には適しているが、ＰＩＮダイオードを用いた可変減衰回路と比較して、大 電力の入力信号に対する歪性能が悪いという大きな欠点があった。以下、その理 由について説明する。

【０００９】 まず、一般的なＦＥＴ１の電気的特性を説明する。 図７は上述したＦＥＴ１の一般的なドレイン・ソース間電圧−ドレイン電流特性 （以下、Ｖ_DS−Ｉ_D特性）を示す図、図８は図７の原点付近のより詳細なＶ_DS− Ｉ_D特性を示す図である。図７および図８において、曲線ａ，ｂおよびｃはそれ ぞれＦＥＴ１のゲート電圧Ｖ_GがＶ_G01，Ｖ_G02およびＶ_G03（Ｖ_G01＜Ｖ_G02＜Ｖ_{G0 3} ）である場合のＶ_DS−Ｉ_D特性を示している。また、これらの曲線ａ，ｂおよび ｃの傾きは、ドレイン・ソース間の抵抗値Ｒ_DSを意味している。

【００１０】 図７、図８に示すように、これらの曲線ａ，ｂおよびｃの傾きは、一定のドレ イン・ソース間電圧Ｖ_DSに対して、ゲート電圧Ｖ_Gが大きいほど急峻である。こ のことは、一定のドレイン・ソース間電圧Ｖ_DSに対して、ゲート電圧Ｖ_Gが大き いほどＦＥＴ１の抵抗値Ｒ_DSが小さくなることを意味している。 また、原点付近におけるＦＥＴ１のＶ_DS−Ｉ_D特性の曲線ａ，ｂおよびｃは、 ゲート電圧Ｖ_Gが大きいほどより直線的であり、ゲート電圧Ｖ_Gが小さいほどより 曲線的である。そして、上述した可変減衰回路２および７は、図８の原点付近の ゲート電圧Ｖ_Gに対するＲ_DSの変化を利用して構成される。

【００１１】 したがって、ゲート電圧Ｖ_Gが小さいほど、すなわち、ＦＥＴ１の抵抗値Ｒ_DS が大きいほど、そのＦＥＴ１を用いて構成されている可変減衰回路２あるいは７ の歪性能が悪化する。これにより、可変減衰回路２あるいは７がＴＶチューナに 用いられた場合には、画像のビートが発生し、画質を悪化させてしまうなどの問 題があった。 この考案は、上述した事情に鑑みてなされたもので、ＩＣ化が容易で、大電力 の入力信号に対して歪性能が良い可変減衰回路素子を提供することを目的とする 。

【００１２】

【課題を解決するための手段】

この考案は、上述した課題を解決するために、 複数のＦＥＴからなり、 該複数のＦＥＴは、それぞれのゲートが共通接続されるとともに、隣合ったＦ ＥＴの一方のドレインと他方のソースとが接続されることによって直列接続され 、 前記ゲートに印加される電圧に応じて両端に印加される信号の減衰量が変化 されることを特徴とする。

【００１３】

【作用】 上記可変減衰回路素子によれば、ゲートが共通接続された複数のＦＥＴが直列 接続されているため、ゲート電圧に印加する電圧を変化させると、直列接続され たＦＥＴの合成抵抗が変化し、減衰量が可変される。

【００１４】

【実施例】

以下、図面を参照してこの考案の実施例について説明する。 図１はこの考案の一実施例による可変減衰回路素子１２（以下、単に、素子１ ２という）の電気回路図である。この図において、上述した図４，５および６の 各部と対応する部分には同一の符号を付けて、その説明を省略する。

【００１５】 図１に示すように、素子１２はゲートが共通接続された２つのＦＥＴ１ｄおよ び１ｅから構成されている。素子１２において、ＦＥＴ１ｄのソースはＦＥＴ１ ｅのドレインと接続されており、ＦＥＴ１ｄのドレインおよびＦＥＴ１ｅのソー スは各々端子Ｄ′および端子Ｓ′を構成しており、また、共通接続された両ゲー トは端子Ｇ′を構成している。

【００１６】 次に、図２には、本実施例による素子１２から成るπ型構造の可変減衰回路１ ３の電気回路図を示す。この可変減衰回路１３は、図６に示す減衰回路７におい て、全てのＦＥＴ１を素子１２に置換したものに等しい。図２において、１４お よび１５は各々入力端子および出力端子、１２ａ，１２ｂおよび１２ｃは、それ ぞれπ型回路を構成する素子である。また、素子１２ｂおよび１２ｃのそれぞれ の端子Ｇ′は共に制御電圧Ｖ_G1aを印加するための利得制御端子１６と接続され ており、素子１２ａの端子Ｇ′は制御電圧Ｖ_G1bを印加するための利得制御端子 １７と接続されている。

【００１７】 この可変減衰回路１３においては、図６に示す従来の減衰回路７と同様に、減 衰量は制御電圧Ｖ_G1aを大きくしながら制御電圧Ｖ_G1bを小さくしたり、制御電圧 Ｖ_G1aを小さくしながら制御電圧Ｖ_G1bを大きくするなど、互いに逆方向に調節す ることによって制御される。たとえば、制御電圧Ｖ_G1aを大きくしながら制御電 圧Ｖ_G1bを小さくするほど、減衰量は大きくなる。

【００１８】 ここで、図３に上述した素子１２の電気的特性を示す。この図において、曲線 ｄは所定の抵抗値Ｒ_DSを持つＦＥＴ１のＶ_DS−Ｉ_D特性を示しており、曲線ｅは 曲線ｄの特性を持つＦＥＴ１と同じ抵抗値Ｒ_DSを持つように設定された素子１２ のうちの１つのＦＥＴ１ｄまたは１ｅのＶ_DS−Ｉ_D特性を示すものである。

【００１９】 図３に示すように、曲線ｄと曲線ｅとで示されるそれぞれのＶ_DS−Ｉ_D特性を 原点近傍で比較した場合、曲線ｅの方が曲線ｄよりもより直線的である。これは 、ＦＥＴ１ｄとＦＥＴ１ｅとが直列に接続されているため、それぞれのＦＥＴ１ ｄあるいはＦＥＴ１ｅにおける減衰量が、曲線ｄの特性を示すＦＥＴ１の減衰量 の１／２で済むからである。 したがって、可変減衰回路の可変減衰回路素子としてＦＥＴ１または素子１２ を用いた場合、素子１２を用いた方が１つのＦＥＴ１を用いるよりも歪性能がよ い。

【００２０】 上述したように、素子１２においては、ＦＥＴ１２ｄおよび１２ｅを歪性能が よい動作点で用いることができるため、素子１２全体としての歪性能もよい。特 に、素子１２のＦＥＴ１ｄおよび１ｅのそれぞれで発生する歪の第２や第３高調 波成分は互いに緩和し合うため、第２および第３高調波成分に関する歪特性が向 上する。

【００２１】 また、一般に、ＦＥＴ１のゲート幅を大きくするほど最大出力レベルは大きく なり、歪特性も向上するが、ＦＥＴ１の各端子間の容量が増大するため、高周波 特性が悪化する。本実施例においても、素子１２のＦＥＴ１ｄ，１ｅのゲート幅 を大きくするほど素子１２の歪特性が向上する。しかしながら、ＦＥＴ１ｄとＦ ＥＴ１ｅとは直列接続されているため、素子１２における容量、つまり、それぞ れのＦＥＴ１ｄおよび１ｅの各端子間の容量の合成容量は、１つのＦＥＴ１ｄま たは１ｅによるものよりも小さい。つまり、可変減衰素子がより多くの直列接続 されたＦＥＴ１で構成されているほど、その合成容量は小さくなる。したがって 、個々のＦＥＴ１のゲート幅を大きくして歪特性を向上させても、ＦＥＴ１を直 列接続する数を多くすれば、高周波特性の悪化を防止できるだけでなく、逆に向 上させることができる。

【００２２】 さらに、上述した図２に示す可変減衰回路１３において、その減衰量を最大に するには、素子１２ａをオフさせるとともに、素子１２ｂ，１２ｃをオンさせる 。この場合の素子１２ｂおよび１２ｃの抵抗値Ｒ_DS′は、ＦＥＴ１ｄのオン抵抗 と１ｅのオン抵抗との和であるため、最大減衰時でもある程度大きな抵抗値Ｒ_DS ′を持つ。これより、適当なオン抵抗のＦＥＴ１を選べば、信号源インピーダン スとのインピーダンス整合性が良い可変減衰回路１３を構成することができる。 たとえば、小さいオン抵抗（たとえば、３０Ω程度）を有するＦＥＴを２個用い て可変減衰回路１３の素子１２ｂ，１２ｃを構成すれば、５０Ωあるいは７５Ω の特性インピーダンスの通信系とインピーダンス整合する可変減衰回路を構成す ることができ、入力端子におけるリターンロスは改善される。

【００２３】 なお、本実施例では、素子１２は２つのＦＥＴ１ｄおよび１ｅから構成されて いるが、ＩＣ内での可変減衰回路の形成場所の面積が許す範囲内で、３つ以上の ＦＥＴ１から構成されることは可能である。この場合、その可変減衰回路素子を 構成するＦＥＴ１の数が多いほど、それぞれのＦＥＴ１のＶ_DS−Ｉ_D特性の曲線 は、原点近傍において、より直線的となり、可変減衰回路の歪特性は向上する。 また、この考案の可変回路減衰素子は、図２に示すようなπ型構造の可変減衰 回路１３に限らず、Ｔ型構造の可変減衰回路や素子１２ａおよび１２ｂや素子１ ２ａおよび１２ｃから構成されるようなＬ型構造の可変減衰回路、さらには、素 子１２ａあるいは１２ｂのいずれか１つから構成されるような可変減衰回路にも 適用することができる。

【００２４】 さらに、上記実施例では、一般的な接合型ＦＥＴを用いたものについて説明し たが、この考案は、ＭＥＳ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥ Ｔのような接合型ＦＥＴや絶縁ゲート型ＦＥＴにも適用することができる。

【００２５】

【考案の効果】

以上説明したように、この考案によれば、歪性能の非常に良好な可変減衰回路 を構成することが可能であり、たとえば、これをチューナ回路に用いれば、画質 の良い映像を得ることができる。 また、減衰回路素子としてＦＥＴを用いているため、従来のＰＩＮダイオード を用いた減衰回路では非常に困難であったＩＣ化が可能である。そのため、この 考案の減衰回路をチューナＩＣなどと同一チップ内に形成すれば、安価な製品を 生産することができる。 さらに、ＦＥＴのゲート幅を大きくしても、高周波特性の劣化が少ないため、 ＦＥＴの最大出力レベルが大きくなり、その上、歪特性も向上する。

【図面の簡単な説明】

【図１】この考案の一実施例による可変減衰回路素子１
２の構成を示す電気回路図である。

【図２】図１の可変減衰回路素子１２を用いて構成され
たπ型可変減衰回路の電気回路図である。

【図３】可変減衰抵抗素子１２を構成するＦＥＴのＶ_DS
−Ｉ_D特性を示す図である。

【図４】ＦＥＴ１の構成を示す電気回路図である。

【図５】従来の可変減衰回路の一例を示す電気回路図で
ある。

【図６】従来の可変減衰回路の他の例を示す電気回路図
である。

【図７】ＦＥＴのゲート電圧Ｖ_G0を変化させた場合のＶ
_DS−Ｉ_D特性を示す図である。

【図８】図７に示すＶ_DS−Ｉ_D特性のより詳細な図であ
る。

【符号の説明】

１ｄ，１ｅ 接合型ＦＥＴ １２ 可変減衰回路素子 Ｄ ドレイン Ｇ ゲート Ｓ ソース Ｄ′，Ｇ′，Ｓ′ 端子

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数のＦＥＴからなり、 該複数のＦＥＴは、それぞれのゲートが共通接続される
   とともに、隣合ったＦＥＴの一方のドレインと他方のソ
   ースとが接続されることによって直列接続され、 前記
   ゲートに印加される電圧に応じて両端に印加される信号
   の減衰量が変化されることを特徴とする可変減衰回路素
   子。