JP2008177897A - 利得制御フィルタ装置、利得制御複素フィルタ装置および受信装置 - Google Patents

Abstract

【課題】アクティブフィルタのＳＮを確保するために、フィルタ回路への入力信号レベルを一定にする利得制御機能を有する利得制御フィルタ装置を提供する。
【解決手段】反転入力端、非反転入力端、反転出力端および非反転出力端を有するアクティブフィルタ回路２４１と、アクティブフィルタ回路２４１の非反転入力端、反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される可変抵抗回路２２１とを備え、第１の制御電圧を変化させることによって利得を制御する。
【選択図】図１

Description

本発明は、利得制御機能を有する利得制御フィルタ装置および利得制御複素フィルタ装置に関し、さらに利得制御複素フィルタ装置を用いた受信装置に関するものである。本発明は、特に、低ＩＦ方式（ＬＯＷ−ＩＦ方式）の受信回路を備える、例えば、テレビジョン受信機やテレビジョンチューナ内蔵のビデオ再生装置の分野に関するものである。

近年、テレビジョン受信機は、従来のアナログ放送に替わり、１ｓｅｇや１３ｓｅｇに代表されるディジタル放送に移行しつつある。日本のシステムはＩＳＤＢ−Ｔ(Integrated Services Digital Broadcasting - Terrestrial)と呼ばれ、ＬＯＷ−ＩＦ方式を採用しており、一般に、このようなＬＯＷ−ＩＦ方式などのスーパーへテロダイン方式の無線通信レシーバシステムでは、イメージ信号を除去するために複素フィルタ装置が用いられるようになってきている。

まず、この複素フィルタ装置について説明する。複素フィルタ装置は、従来ＳＡＷフィルタ（表面弾性波フィルタ）によって実現されていた特性を半導体内部のＲＣ素子からなるアクティブフィルタによって実現しようとしたものであり、通過域から阻止域への遮断特性の急峻度、さらに、群遅延特性やリップル特性が良好であることが求められる。これらの特性を実現するためのフィルタとしては、逆チェビシェフフィルタ、楕円（エリプティック）フィルタなどが考えられるが、そのいずれのフィルタであっても８次以上の次数の高次のフィルタが必要になってくる。

そして、この高次のフィルタは、１次フィルタや２次フィルタのブロックカスケーディング構成（バイクァッドの多項式）、あるいは、素子感度を低くするためにリープフロッグフィルタによって実現され、設計がしやすいように低次のフィルタに何分割かにされている。

また、半導体内部のＲＣ素子を用いたアクティブフィルタによって、この複素フィルタ装置を作成する際に、アクティブフィルタ構成としては、一般に、演算増幅器とＣＲとから構成されるフィルタ網と、トランスコンダクタンスおよび容量からなるＧｍ−Ｃフィルタ網とが考えられる。

複素フィルタ装置が前者の演算増幅器とＣＲで構成されるフィルタ網で構成される場合には、回路面積が比較的大きくなりがちであるが、歪み特性は良好になる傾向にある。一方、後者のＧｍ−Ｃフィルタ網で構成されている場合には、回路面積が比較的小さい反面、歪み特性は劣化する傾向にある。

また、特開２００６−１５７８６６公報に記載されているように、複素フィルタ装置における同相（Ｉ）信号処理系および直交（Ｑ）信号処理系の間で相対する素子のミスマッチがある場合は、位相やゲインのＩＱミスマッチが増大し、複素フィルタ装置のイメージ除去比が劣化する。

このため、複素フィルタ装置における素子誤差に着目したＩＱミスマッチの低減手法の確立が必要である。例えば、図７に示した１３ｓｅｇ用フィルタ特性を満足させるためには、フィルタの回路設計手法にもよるが、許容されるＩＱミスマッチは、ゲイン差については１％以下、位相差については０．５％以下が必要である。

また、これらの高次のフィルタを構成する際には、デバイス数が多く、回路電流も低減する必要があるため、ノイズ特性も課題となってくる。このため、一般的に、フィルタの前段、段間、後段には利得制御回路としてＧＣＡ（Gain Control Amp）回路が設けられており、復調回路での復調時にＳ／Ｎや歪が最も良好に保たれるようにあらかじめ各利得制御回路のゲイン配分や自動利得制御が機能し始めるポイントが設定されている。

例えば、信号レベルが小さい際は、歪みは問題ないためゲインを大きくとってＳ／Ｎを良くすればよい。一方、信号レベルが大きい際は、Ｓ／Ｎは問題ないためゲインを小さくとって歪みを良くすればよい。また、各利得制御回路のゲイン配分に関しては、前段のゲインを高くして、後段のゲインが低くなるように設定すれば、Ｓ／Ｎは良好になる。

次に、ＬＯＷ−ＩＦ方式におけるチューナ回路１３について図３に従って説明する。

テレビジョン受信機に内蔵されたＬＯＷ−ＩＦ方式の受信装置は、大別して、アンテナ１０で受信したテレビジョン高周波信号から希望のチャンネル周波数を選択し、ＬＯＷ−ＩＦ信号に変換するチューナ回路１３と、チューナ回路１３から出力されるＬＯＷ−ＩＦ信号より映像信号と音声信号とを復調する復調回路１４とで構成されている。なお、チューな回路１３の前段には、ＲＦフィルタ回路１１と低ノイズ増幅器１２とが設けられていて、アンテナ１０で受信されたテレビジョン高周波信号は、ＲＦフィルタ回路１１と低ノイズ増幅器１２とを介して、チューナ回路１３に入力される。

チューナ回路１３は、Ｉ信号用ミキサ２０、Ｑ信号用ミキサ２１、ＧＣＡ回路２２、２３、ＩＦフィルタ回路２４、ＧＣＡ回路２５、２６、ＩＦフィルタ回２７、ＧＣＡ回路２８、移相器３０、局部発振器３１、およびＧＣＡ制御回路３２とで構成されている。記号Ｓ２０はＩ信号用ミキサ２０の出力信号を示し、記号Ｓ２１はＱ信号用ミキサ２１の出力信号を示し、記号Ｓ２２、Ｓ２３はそれぞれＧＣＡ回路２２、２３の出力信号を示し、記号Ｓ２４Ｉ、Ｓ２４ＱはそれぞれＩＦフィルタ回路２４のＩ出力信号、Ｑ出力信号を示し、記号Ｓ２５、Ｓ２６はそれぞれＧＣＡ回路２５、２６の出力信号を示し、記号Ｓ２７はＩＦフィルタ回路２７のＩ出力信号を示し、記号Ｓ２８はＧＣＡ回路２８の出力信号を示し、記号Ｓ３２ａ、Ｓ３２ｂ、Ｓ３２ｃはそれぞれＧＣＡ制御回路３２の出力信号（利得制御電圧）を示している。記号Ｓ１４は復調回路１４の出力信号を示している。

以上のように構成されたチューナシステムの動作を説明する。ここでは、ＬＯＷ−ＩＦ方式を採用している日本のＩＳＤＢ−Ｔと呼ばれる方式を例にして説明する。まず、アンテナ１０で受信されたテレビジョン高周波信号は、バンドパス特性を有するＲＦフィルタ回路１１によってフィルタ処理が行われ、次に、ＬＮＡ（Low Noise Amp）とも呼ばれる低ノイズ増幅器１２によって増幅される。

この低ノイズ増幅器１２によって増幅された受信信号は、Ｉ信号用ミキサ２０とＱ信号用ミキサ２１に入力される。このＩ信号用ミキサ２０とＱ信号用ミキサ２１には、局部発振器３１から移相器３０を介して、それぞれ、ゼロ位相シフトの信号と９０°位相シフトの信号が提供されている。

この結果、アンテナ１０で受信された受信信号は、図７に示すように、４ＭＨｚの中間周波信号にダウンコンバートされつつ直交復調が行われ、位相が互いに９０度位相がずれた同位相信号（Ｉ信号）および直交位相信号（Ｑ信号）が生成される。

次に、Ｉ信号用ミキサ２０およびＱ信号用ミキサ２１によってダウンコンバートされたＩ信号とＱ信号とは、それぞれＧＣＡ回路２２、２３に入力され、それぞれＧＣＡ回路２２、２３によって利得制御される。

その後、Ｉ信号およびＱ信号を有するＬＯＷ−ＩＦ信号が、所望信号のイメージバンド内（すなわち、０Ｈｚ以下）に存在するいかなる干渉も除去するイメージ除去フィルタ（ＩＲフィルタ）である複素フィルタの特性を有するＩＦフィルタ回路２４に渡される。この複素フィルタは、演算増幅器とＣＲとから構成されるアクティブフィルタ網やＧｍ−Ｃフィルタ網によって実現することができ、イメージ除去を行う。

結果的に、この複素フィルタの特性を有するＩＦフィルタ回路２４では、イメージ信号と隣接の妨害信号を減衰させ、所望信号のみを、図７に示すように４ＭＨｚ±３ＭＨｚ（１ＭＨｚ〜７ＭＨｚ）のバンドに渡すことができる。

このように、いかなるイメージ干渉も除去された信号は、この後の信号処理では、実信号として取り扱うことができる。すなわち、Ｉ信号およびＱ信号のいずれか一方のみを処理すればよいことになる。

ここで、ＩＦフィルタ回路２４の前段につけたＧＣＡ回路２２、２３のみでノイズ特性が十分確保できれば、それで利得制御は終了することになる。しかしながら、ノイズ特性が不十分であれば、歪み特性を考慮して、Ｉ信号処理系およびＱ信号処理系には、フィルタの段間につけたＧＣＡ回路２５、２６によって、再び利得制御する必要がある。通常、フィルタ回路は何段かに別れているためこのように段間に接続することが可能となる。

この後、複素フィルタの特性を有するＩＦフィルタ回路２７に渡され、Ｑ信号の処理は終了する。一方、Ｉ信号は、さらに後段の復調回路１４の入力レベルが不足して、利得制御を実施する必要があれば、ＧＣＡ回路２８を通される。

そして、ＧＣＡ回路２８の出力信号Ｓ２８は、チューナ回路１３より出力され、後段のＡＤ変換器を有する復調回路１４に与えられ、ディジタル変換後のデータをもとにしたさまざまな処理が続いて行われる。

また、この復調回路１４は、入力信号であるＧＣＡ回路２８の出力信号Ｓ２８の強度に応じた信号Ｓ１４を出力しており、この信号Ｓ１４が、ＧＣＡ制御回路３２を介して、チューナ回路１３のＧＣＡ回路２２、２３、ＧＣＡ回路２５、２６、ＧＣＡ回路２８にフィードバックして供給され、それによって利得制御され、チューナ回路１３の出力信号であるＧＣＡ回路２８の出力信号Ｓ２８のレベルを一定にするような動作をしている。

従来の利得制御回路については、特許第３５９８９７３号公報の先行事例を参考にして説明する。

利得制御回路としては、ギルバートマルチプライヤを使用する構成が一般的である。その従来回路の一例を図４に示す。図４において、従来例に係る利得制御回路である、例えばＧＣＡ回路２２は、差動増幅回路１０１と、２つの電流分割回路１０２，１０３と、利得制御電圧の入力端子１０４、１０５と、回路入力端子１０６，１０７とを有する構成となっている。回路入力端子１０６、１０７には、Ｉ信号用ミキサ２０の出力信号Ｓ２０、つまり振幅が同じで互いに符号が逆の信号Ｓ２０（Ｐ）、Ｓ２０（Ｎ）が入力される。また、入力端子１０４、１０５には、ＧＣＡ制御回路３２の出力信号Ｓ３２ａ、つまり差動信号をなす逆の利得制御電圧Ｓ３２ａ（Ｐ）、Ｓ３２ａ（Ｎ）が入力される。

ここで、差動増幅回路１０１は、ＮＰＮ型の差動対トランジスタＱ１０１，Ｑ１０２と、これら差動対トランジスタＱ１０１，Ｑ１０２の各エミッタ電極間に接続されたエミッタ抵抗Ｒ１０１と、差動対トランジスタＱ１０１，Ｑ１０２の各エミッタ電極とグランドとの間に接続された定電流源Ｉ１０１，Ｉ１０２とによって構成されている。そして、差動対トランジスタＱ１０１，Ｑ１０２の各ベース電極が回路入力端子１０６，１０７に接続されている。

一方の電流分割回路１０２は、各エミッタ電極がトランジスタＱ１０１のコレクタ電極に共通に接続されたＮＰＮ型の差動対トランジスタＱ１０５，Ｑ１０４と、一方のトランジスタＱ１０３のコレクタ電極と電源電圧（Ｖｃｃ）が与えられる電源電圧端子１との間に接続された抵抗Ｒ１０２とからなる差動回路構成となっている。他方のトランジスタＱ１０４のコレクタ電極は、電源電圧端子１に直接に接続されている。

他方の電流分割回路１０３は、各エミッタ電極がトランジスタＱ１０２のコレクタ電極に共通に接続されたＮＰＮ型の差動対トランジスタＱ１０５，Ｑ１０６と、一方のトランジスタＱ１０３のコレクタ電極と電源電圧端子１との間に接続された抵抗Ｒ１０３とからなる差動回路構成となっている。他方のトランジスタＱ１０６のコレクタ電極は、電源電圧端子１に直接に接続されている。

これら電流分割回路１０２，１０３において、トランジスタＱ１０３，Ｑ１０５の各コレクタ電極が、後段のＩＦフィルタ回路２４との間でＤＣカットを行うために設けられたＨＰＦ（ハイパスフィルタ）回路４０を介して出力端子１０８、１０９に接続されている。出力端子１０８、１０９からは、差動信号となる信号Ｓ２２（Ｐ）、Ｓ２２（Ｎ）が出力される。

また、トランジスタＱ１０４，Ｑ１０６の各ベース電極は、利得制御電圧の入力端子１０４に共通に接続され、一方の信号Ｓ３２ａ（Ｐ）が入力される。また、トランジスタＱ１０３，Ｑ１０５の各ベース電極は、利得制御電圧の入力端子１０５に共通に接続され、他方の信号Ｓ３２ａ（Ｎ）が入力される。

上記構成のＧＣＡ回路２２（利得制御回路）において、ＧＣＡ制御回路３２の出力信号Ｓ３２ａ、つまり差動信号をなす利得制御電圧Ｓ３２ａ（Ｐ）、Ｓ３２ａ（Ｎ）の電圧差をＶｃとする。また、熱電圧Ｖｔ＝ｋＴ／ｑであり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。

利得Ａｖの導出方法の詳細は、この特許第３５９８９７３号に記載されているので、ここでは簡単に説明する。入力電圧をｖｉ（入力信号Ｓ２０（Ｐ）と入力信号Ｓ２０（Ｎ）との電位差）とし、出力電圧をｖｏとし、抵抗Ｒ１０１の抵抗値をＲＡとし、抵抗１０２，Ｒ１０３の各抵抗値をＲＢとすると、従来例に係る利得制御回路の利得Ａｖは、

(数１)
Ａｖ＝ｖｏ／ｖｉ＝（２ＲＢ／ＲＡ）・［１／｛１＋（ｅｘｐ（Ｖｃ／Ｖｔ））｝］
で与えられる。この（数１）から明らかなように、ＧＣＡ制御回路３２から発生する利得制御電圧Ｖｃ（Ｓ３２ａ（Ｐ）とＳ３２ａ（Ｎ）の電位差）によって利得Ａｖが可変となる。

ＩＦフィルタ回路（ＬＰＦ）２４は、反転入力端と非反転入力端、および、反転出力端と非反転出力端を有する平衡増幅器である演算増幅器５０と、演算増幅器５０の反転出力端と非反転入力端との間の帰還路に挿入接続された抵抗Ｒ２２およびコンデンサＣ２０の並列回路と、演算増幅器５０の非反転出力端と反転入力端子との間の帰還路に挿入接続した抵抗Ｒ２３およびコンデンサＣ２１の並列回路とで構成されている。そして、このＩＦフィルタ回路２４にＧＣＡ回路２２の出力信号Ｓ２２、つまり同一振幅で、互いに符号が反対の信号Ｓ２２（Ｐ）、Ｓ２２（Ｎ）（差動信号）が入力され、それによって、ＩＦフィルタ回路２４からは、信号Ｓ２４Ｉが出力される。なお、図４では、Ｉ信号についてのみ示してしている。

また、このＧＣＡ回路２２の出力電圧のＤＣレベル（同相電圧）は、後段のＩＦフィルタ回路２４内に内蔵されている同相電圧帰還回路（コモンモードフィードバック回路）によって所望の同相電圧にした演算増幅器５０のＤＣ電圧（アナログＧＮＤの電圧）と異なっているため、ＨＰＦ回路４０によってＤＣ電圧をカットする必要があり、特に容量などの回路面積が大きくなっていた。

この利得制御回路はＩ信号系とＱ信号系に使用するわけであるが、従来のＧＣＡ回路２２では、その素子数が多いために回路面積が多く、またこのために素子のバラツキ要因も多くなり、ＩＱミスマッチが発生し、イメージ除去比が悪化するおそれがあった。また、電源電圧（ＶＣＣ）を低電圧にしたときは、ダイナミックレンジが狭くなり、最近の低電圧ＩＣには不向きであった。さらに、Ｓ／Ｎを改善するために回路電流が多くする必要があるが、一方では、ジャンクション温度を少しでも下げて、デバイスの信頼性を向上する必要があった。
特許第３５９８９７３号公報 特公平７−２００４２公報 特開２００６−１５７８６６公報

上記特許第３５９８９７３号に記載の従来例のＧＣＡ回路２２の構成においては、特に、今回の複素フィルタのようなＩ信号処理系とＱ信号処理系があり、フィルタ前段や段間にもＧＣＡ回路２２を配置する場合は、ＧＣＡ回路２２が複数個必要になり、回路素子数が増加してしまう。また、ＧＣＡ回路２２の同相電圧とフィルタを構成する演算増幅器５０の同相電圧とが異なっている際には、カットオフ周波数が低いＨＰＦ回路４０を必要し、特に容量などの素子面積が大きかった。この結果、回路面積の増加、ノイズの悪化、回路電流の増加、バラツキ増加によるＩＱミスマッチ、そして、イメージ除去比の悪化するおそれがあり、さまざまな課題を有していた。

このような課題を解消し、ＩＱミスマッチを低減してイメージ除去比の向上、ＳＮの改善、回路面積の縮小を果たすためには、回路素子数を低減した回路を提供することが要求される。

本発明の目的は、上記従来の問題を解決するもので、回路素子数を低減し、それによって回路面積の低減、ノイズの改善、回路電流の減少、バラツキの改善を実施するものである。すなわち、本発明は、アクティブフィルタのＳ／Ｎを確保するために設けられた利得制御回路において、より素子数の少ない利得制御回路を有した利得制御フィルタ装置および利得制御複素フィルタ装置と受信装置を提供することを目的するものである。

上記の課題を解決するために、本発明の第１の利得制御フィルタ装置は、反転入力端、非反転入力端、反転出力端および非反転出力端を有するアクティブフィルタ回路と、アクティブフィルタ回路の非反転入力端、反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される可変抵抗回路とを備え、第１の制御電圧を変化させることによって利得を制御している。

この構成によれば、利得制御のためにアクティブフィルタ回路の入力部に可変抵抗回路を設けたので、回路素子数を低減し、それによって回路面積の低減、ノイズの改善、回路電流の減少、バラツキの改善を実施することができる。

上記構成において、可変抵抗回路は、第１の入力路に挿入された第１の固定抵抗と、第１の固定抵抗と直列に第１の入力路に挿入された第１の電界効果トランジスタからなる第１の可変抵抗と、第２の入力路に挿入された第２の固定抵抗と、第２の固定抵抗と直列に第２の入力路に挿入された第２の電界効果トランジスタからなる第２の可変抵抗と、第１の固定抵抗および第１の可変抵抗の接続点と第２の固定抵抗および第２の可変抵抗の接続点との間に直列に接続された第３の電界効果トランジスタからなる第３の可変抵抗および第４の電界効果トランジスタからなる第４の可変抵抗とで構成され、
第１の制御電圧が差動信号をなす第２の制御電圧と第３の制御電圧とからなり、第１および第２の可変抵抗が第２の制御電圧に応じて抵抗値が制御され、第３および第４の可変抵抗が第３の制御電圧に応じて抵抗値が制御されることが好ましい。

また、上記構成において、アクティブフィルタ回路は、反転入力端、非反転入力端、反転出力端および非反転出力端を有する平衡増幅器と、平衡増幅器の非反転入力端と反転出力端との間に設けられて第１のフィードバック路を形成する第１のＣＲ回路と、平衡増幅器の反転入力端と非反転出力端との間に設けられて第２のフィードバック路を形成する第２のＣＲ回路とからなることが好ましい。

また、上記構成において、可変抵抗回路は、第１の制御信号によりアクティブフィルタ回路の出力レベルが一定となるように制御されることが好ましい。

本発明の第２の利得制御フィルタ装置は、反転入力端、非反転入力端、反転出力端および非反転出力端を有する第１のアクティブフィルタ回路と、第１のアクティブフィルタ回路の非反転入力端、反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される第１の可変抵抗回路と、反転入力端、非反転入力端、反転出力端および非反転出力端を有し、第１のアクティブフィルタ回路にカスケード接続された第２のアクティブフィルタ回路と、第１のアクティブフィルタ回路の反転出力端および非反転出力端から第２のアクティブフィルタ回路の非反転入力端、反転入力端に至る第３および第４の入力路に挿入され第２の制御電圧によって抵抗値が制御される第２の可変抵抗回路とを備え、第１および第２の制御電圧を変化させることによって利得を制御し、かつ第１のアクティブフィルタ回路および第１の可変抵抗回路による利得と、第２のアクティブフィルタ回路および第２の可変抵抗回路による利得とをＳＮと歪とを良好に保つように配分している。

この構成によれば、第１の利得制御フィルタ装置と同様の効果を有する。

本発明の利得制御複素フィルタ装置は、第１の信号に対応した第１の反転入力端、第１の非反転入力端、第１の反転出力端および第１の非反転出力端と、第１の信号と直交した第２の信号に対応した第２の反転入力端、第２の非反転入力端、第２の反転出力端および第２の非反転出力端とを有する複素アクティブフィルタ回路と、複素アクティブフィルタ回路の第１の非反転入力端、第１の反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される第１の可変抵抗回路と、複素アクティブフィルタ回路の第２の非反転入力端、第２の反転入力端に至る第３および第４の入力路に挿入され第１の制御電圧によって抵抗値が制御される第２の可変抵抗回路とを備え、第１の制御電圧を変化させることによって利得を制御している。

この構成によれば、第１の利得制御フィルタ装置と同様の効果を有する。

上記構成の利得制御複素フィルタ装置においては、第１の可変抵抗回路は、第１の入力路に挿入された第１の固定抵抗と、第１の固定抵抗と直列に第１の入力路に挿入された第１の電界効果トランジスタからなる第１の可変抵抗と、第２の入力路に挿入された第２の固定抵抗と、第２の固定抵抗と直列に第２の入力路に挿入された第２の電界効果トランジスタからなる第２の可変抵抗と、第１の固定抵抗および第１の可変抵抗の接続点と第２の固定抵抗および第２の可変抵抗の接続点との間に直列に接続された第３の電界効果トランジスタからなる第３の可変抵抗および第４の電界効果トランジスタからなる第４の可変抵抗とで構成され、第２の可変抵抗回路は、第３の入力路に挿入された第３の固定抵抗と、第３の固定抵抗と直列に第３の入力路に挿入された第５の電界効果トランジスタからなる第５の可変抵抗と、第４の入力路に挿入された第４の固定抵抗と、第４の固定抵抗と直列に第４の入力路に挿入された第６の電界効果トランジスタからなる第６の可変抵抗と、第３の固定抵抗および第５の可変抵抗の接続点と第４の固定抵抗および第６の可変抵抗の接続点との間に直列に接続された第７の電界効果トランジスタからなる第７の可変抵抗および第８の電界効果トランジスタからなる第８の可変抵抗とで構成され、第１の制御電圧が差動信号をなす第２の制御電圧と第３の制御電圧とからなり、第１、第２、第５および第６の可変抵抗が第２の制御電圧に応じて抵抗値が制御され、第３、第４、第７および第８の可変抵抗が第３の制御電圧に応じて抵抗値が制御されることが好ましい。

上記構成の利得制御複素フィルタ装置は、複素アクティブフィルタ回路は、複素アクティブフィルタ回路は、第１の反転入力端、第１の非反転入力端、第１の反転出力端および第１の非反転出力端を有する第１の平衡増幅器と、第１の平衡増幅器の第１の非反転入力端と第１の反転出力端との間に設けられて第１のフィードバック路を形成する第１のＣＲ回路と、第１の平衡増幅器の第１の反転入力端と第１の非反転出力端との間に設けられて第２のフィードバック路を形成する第２のＣＲ回路と、第２の反転入力端、第２の非反転入力端、第２の反転出力端および第２の非反転出力端を有する第２の平衡増幅器と、第２の平衡増幅器の第２の非反転入力端と第２の反転出力端との間に設けられて第３のフィードバック路を形成する第３のＣＲ回路と、第２の平衡増幅器の第２の反転入力端と第２の非反転出力端との間に設けられて第４のフィードバック路を形成する第４のＣＲ回路と、第１の平衡増幅器の第１の反転入力端と第２の平衡増幅器の第２の反転出力端との間に接続された第１の抵抗と、第１の平衡増幅器の第１の非反転入力端と第２の平衡増幅器の第２の非反転出力端との間に接続された第２の抵抗と、第２の平衡増幅器の第２の反転入力端と第１の平衡増幅器の第１の非反転出力端との間に接続された第３の抵抗と、第２の平衡増幅器の第２の非反転入力端と第１の平衡増幅器の第１の反転出力端との間に接続された第４の抵抗とからなることが好ましい。

本発明の受信装置は、受信信号を映像信号と音声信号に復調する受信装置であって、受信信号に含まれる所定の周波数帯域のＲＦ信号を選択し低ＩＦ（中間周波数）信号に変換する周波数変換手段と、低ＩＦ信号に含まれるイメージ信号を除去する上記の利得制御複素フィルタ装置とを備えたチューナ回路と、低ＩＦ（中間周波数）信号より映像信号と音声信号を復調し、入力される低ＩＦ信号の信号レベルに応じた信号をチューナ回路に供給し、チューナ回路の出力レベルが一定になるように第１の制御電圧を変化させる復調回路とを備えている。

この構成によれば、上記の利得制御複素フィルタ装置と同様の効果を奏する。

本発明によると、利得制御回路として可変抵抗回路を用いたことにより、回路素子数を軽減した利得制御回路を提供し、この結果、回路面積の減少、ノイズの改善、回路電流の減少、バラツキの改善によるＩＱミスマッチの軽減を実施し、ＩＱミスマッチによるイメージ除去比の悪化を改善することができる。このように本発明は、アクティブフィルタからなるフィルタもしくは複素フィルタのＳ／Ｎを確保するために設けられた利得制御回路において、より素子数の少ない利得制御回路を有した利得制御フィルタ装置、利得制御複素フィルタ装置および受信装置を提供することが可能となる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
図１は本発明の実施の形態１における利得制御回路を有する利得制御フィルタ装置の構成を示す回路図である。従来例と同一部分は同一符号を用いている。この利得制御フィルタ装置は、例えば図３に示した受信装置におけるＩＦフィルタ回路およびその前段の利得制御回路として用いられるものである。

図１に示すように、この利得制御フィルタ装置は、ＩＦフィルタ回路２４１とその前段に設けた可変抵抗回路（ＧＣＡ回路に代わるもの）２２１とからなる。

ＩＦフィルタ回路２４１は、反転入力端と非反転入力端、および、反転出力端と非反転出力端を有する平衡増幅器である演算増幅器５０と、演算増幅器５０の非反転入力端と反転出力端との間の帰還路に挿入接続された抵抗Ｒ２２およびコンデンサＣ２０の並列回路と、演算増幅器５０の反転入力端と非反転出力端との間の帰還路に挿入接続した抵抗Ｒ２３およびコンデンサＣ２１の並列回路とで構成されている。

そして、このＩＦフィルタ回路２４１に可変抵抗回路２２１の出力信号Ｓ２２、つまり同一振幅で、互いに符号が反対の信号Ｓ２２（Ｐ）、Ｓ２２（Ｎ）（差動信号）が入力され、それによって、ＩＦフィルタ回路２４１からは、信号Ｓ２４Ｉが出力される。なお、図１では、Ｉ信号についてのみ示してしている。

可変抵抗回路２２１は、ＩＦフィルタ回路２４１の演算増幅器５０の非反転入力端へ至る入力路中に挿入接続された抵抗Ｒ２０および可変抵抗を構成するＭＯＳトランジスタＱ２２の直列回路と、演算増幅器５０の反転入力端へ至る入力路中に挿入接続された抵抗Ｒ２１および可変抵抗を構成するＭＯＳトランジスタＱ２３の直列回路と、抵抗Ｒ２０およびＭＯＳトランジスタＱ２２の接続点と抵抗Ｒ２１およびＭＯＳトランジスタＱ２３の接続点との間に接続された可変抵抗を構成するＭＯＳトランジスタＱ２０、Ｑ２１の直列回路とで構成されている。そして、ＭＯＳトランジスタＱ２０、Ｑ２１は利得制御電圧Ｓ３２ａ（Ｐ）により制御され、ＭＯＳトランジスタＱ２２、Ｑ２３は、利得制御電圧Ｓ３２ａ（Ｎ）により制御される。

図２は、本発明の実施の形態１における利得制御回路を有する利得制御複素フィルタ装置の構成を示す回路図である。従来例と同一部分は同一符号を用いている。この利得制御複素フィルタ装置は、例えば図３に示した受信装置におけるＩＦフィルタ回路およびその前段の利得制御回路として用いられるものである。

図２に示すように、この利得制御フィルタ装置は、ＩＦフィルタ回路２４２とその前段に設けた可変抵抗回路（ＧＣＡ回路に代わるもの）２２２、２３２とからなる。

ＩＦフィルタ回路２４２は、反転入力端と非反転入力端、および、反転出力端と非反転出力端を有する平衡増幅器である演算増幅器５０と、演算増幅器５０の非反転入力端と反転出力端との間の帰還路に挿入接続された抵抗Ｒ２２およびコンデンサＣ２０の並列回路と、演算増幅器５０の反転入力端子と非反転出力端との間の帰還路に挿入接続した抵抗Ｒ２３およびコンデンサＣ２１の並列回路と、反転入力端と非反転入力端、および、反転出力端と非反転出力端を有する平衡増幅器である演算増幅器５１と、演算増幅器５１の非反転入力端と反転出力端との間の帰還路に挿入接続された抵抗Ｒ３２およびコンデンサＣ３０の並列回路と、演算増幅器５１の反転入力端子と非反転出力端との間の帰還路に挿入接続した抵抗Ｒ３３およびコンデンサＣ３１の並列回路と、演算増幅器５０の反転入力端と演算増幅器５１の反転出力端との間に接続した抵抗Ｒ４０と、演算増幅器５０の非反転入力端と演算増幅器５１の非反転出力端との間に接続した抵抗Ｒ４１と、演算増幅器５１の反転入力端と演算増幅器５０の非反転出力端との間に接続した抵抗Ｒ４２と、演算増幅器５１の非反転入力端と演算増幅器５０の反転出力端との間に接続した抵抗Ｒ４３とで構成されている。

可変抵抗回路２２２は、ＩＦフィルタ回路２４２の演算増幅器５０の非反転入力端へ至る入力路中に挿入接続された抵抗Ｒ２０および可変抵抗を構成するＭＯＳトランジスタＱ２２の直列回路と、演算増幅器５０の反転入力端へ至る入力路中に挿入接続された抵抗Ｒ２１および可変抵抗を構成するＭＯＳトランジスタＱ２３の直列回路と、抵抗Ｒ２０およびＭＯＳトランジスタＱ２２の接続点と抵抗Ｒ２１およびＭＯＳトランジスタＱ２３の接続点との間に接続された可変抵抗を構成するＭＯＳトランジスタＱ２０、Ｑ２１の直列回路とで構成されている。そして、ＭＯＳトランジスタＱ２０、Ｑ２１は利得制御電圧Ｓ３２ａ（Ｐ）により制御され、ＭＯＳトランジスタＱ２２、Ｑ２３は、利得制御電圧Ｓ３２ａ（Ｎ）により制御される。

可変抵抗回路２３２は、ＩＦフィルタ回路２４２の演算増幅器５１の非反転入力端へ至る入力路中に挿入接続された抵抗Ｒ３０および可変抵抗を構成するＭＯＳトランジスタＱ３２の直列回路と、演算増幅器５１の反転入力端へ至る入力路中に挿入接続された抵抗Ｒ３１および可変抵抗を構成するＭＯＳトランジスタＱ３３の直列回路と、抵抗Ｒ３０およびＭＯＳトランジスタＱ３２の接続点と抵抗Ｒ３１およびＭＯＳトランジスタＱ３３の接続点との間に接続された可変抵抗を構成するＭＯＳトランジスタＱ３０、Ｑ３１の直列回路とで構成されている。そして、ＭＯＳトランジスタＱ３０、Ｑ３１は利得制御電圧Ｓ３２ａ（Ｐ）により制御され、ＭＯＳトランジスタＱ３２、Ｑ３３は、利得制御電圧Ｓ３２ａ（Ｎ）により制御される。

上記図１の構成では、復調回路１４の出力信号Ｓ１４（図３参照）が、ＧＣＡ制御回路３２（図３参照）と同様の構成を有する可変抵抗制御回路に入力され、可変抵抗制御回路によって可変抵抗回路２２１の抵抗値が制御される。

また、上記図２の構成では、復調回路１４の出力信号Ｓ１４（図３参照）が、ＧＣＡ制御回路３２（図３参照）と同じ構成を有する可変抵抗制御回路に入力され、可変抵抗制御回路によって、同じ構成を有する可変抵抗回路２２２、２３２の抵抗値が制御される。なお、図示はしていないが、復調回路１４の出力信号Ｓ１４によって、上記の可変抵抗制御回路を介して、従来例のＧＣＡ回路２５、２６に代わって使用される可変抵抗回路も制御される。

そして、この可変抵抗回路２２２、２３２内のＭＯＳトランジスタＱ２０〜Ｑ２３、Ｑ３０〜Ｑ３３が利得制御電圧によって制御された可変抵抗として動作し、利得制御する構成になっている。ただし、ＩＦフィルタ回路２４１、２４２の構成は一例である。なお、本構成ではオペアンプとＲＣから構成されるアクティブフィルタ網を用いたが、トランスコンダクタンスおよび容量からなるＧｍ−Ｃフィルタ網を用いてもよい。

図６は特公平７−２００４２号公報記載の従来のＲＣ同調可能な積分器であり、オペアンプの入力路には電子的に制御されるＭＯＳトランジスタＱ９０、Ｑ９１が配置されている。ＭＯＳトランジスタＱ９０、Ｑ９１のゲートには、適当な利得制御電圧Ｖｃを印加することによって、ＲＣ同調は可能となる。ただし、この際には幾つかの課題を要している。

１つ目は、従来のこの形式では、入力路に置かれている抵抗が、ＭＯＳトランジスタＱ９０、Ｑ９１からなるために、ＭＯＳデバイスが有している２乗特性によって、歪が発生することである。このため、本発明の実施の形態１では、ＭＯＳトランジスタＱ２２、Ｑ２３にそれぞれ直列に固定の抵抗Ｒ２０、Ｒ２１を接続して、歪みの特性を改善している。

同様に実施の形態２では、ＭＯＳトランジスタＱ２２、Ｑ２３、Ｑ３２、Ｑ３３にそれぞれ直列に固定の抵抗Ｒ２０、Ｒ２１、Ｒ３０、Ｒ３１を接続して、歪の特性を改善している。

２つ目は、ＭＯＳトランジスタがそれぞれの入力路に１つだけが接続されている状態では、入力抵抗の可変範囲が狭かったが、本発明の実施の形態１では、新たに、ＭＯＳトランジスタＱ２０、Ｑ２１を配置することによって、入力抵抗の可変範囲を広げている。これによって、利得の制御範囲を広くすることができる。

同様に、本発明の第２の実施の形態では、新たに、ＭＯＳトランジスタＱ２０、Ｑ２１、Ｑ３０、Ｑ３１を配置することによって、入力抵抗の可変範囲を広げている。これによって、利得の制御範囲を広くすることができる。

次に、図１に示す、可変抵抗回路２２１を備えたＩＦフィルタ２４１（ＬＰＦ）の伝達関数Ｈ_１（ｓ）を求めてみる。ここで、入力路に置かれた抵抗Ｒ２０、ＭＯＳトランジスタＱ２０、Ｑ２２の抵抗値をそれぞれ、Ｒｉ、Ｒｍ１、Ｒｍ２とする。また、フィードバック路中に置かれた抵抗Ｒ２２の抵抗値をＲｆ、コンデンサＣ２０の容量値をＣｆとする。入力抵抗Ｒｉｎは、入力電圧の変化に対して、演算増幅器５０のフィードバック路に流れ込む電流を計算することによって求めることができる。ωｏは正規化周波数である。ｓはラプラス演算子である。

(数２)
Ｈ_１（ｓ）＝−（Ｒｆ／Ｒｉｎ）・（ωo／（ｓ＋ωo））

(数３)
ωo＝１／（Ｒｆ・Ｃｆ）

(数４)
Ｒｉｎ＝Ｒｉ・（１＋Ｒｍ２／Ｒｍ１）＋Ｒｍ２
特徴としては、正規化周波数ωoはフィードバック路の並列のＲｆ・Ｃｆ定数で得られるが、入力直列抵抗Ｒｉｎには依存しないことである。

また、入力抵抗Ｒｉｎに関して、例えば、Ｒｉ＞＞Ｒｍ１、Ｒｍ２としたとき、
Ｒｍ２＞＞Ｒｍ１であれば、Ｒｉｎ≒∞であり、
Ｒｍ２＝Ｒｍ１であれば、Ｒｉｎ≒２Ｒｉであり、
Ｒｍ２＜＜Ｒｍ１であれば、Ｒｉｎ≒Ｒｉであり、
非常に大きな利得の可変範囲をもつことがわかる。

このように構成すると、利得制御電圧が印加されるゲート電圧に依存して、抵抗として動作するＭＯＳトランジスタを入力路中に配置することに起因し、ＭＯＳトランジスタが有している２乗特性によって発生する歪特性を、固定の抵抗の挿入によって改善し、さらにフィルタのゲインを大きく調整できる。また、必要な素子数はわずか６素子であり、非常に容易に利得制御回路を実現できる。

例えば、ＭＯＳトランジスタがＮＭＯＳトランジスタであれば、差動信号を成す利得制御電圧（ゲート電圧）Ｓ３２ａ（Ｐ）が上がり、利得制御電圧（ゲート電圧）Ｓ３２ａ（Ｎ）が下がれば、抵抗値Ｒｍ１は下がり、抵抗値Ｒｍ２は上がる。この結果、入力抵抗Ｒｉｎが上がり、フィルタのゲインは下がることになる。

逆に、差動信号を成すゲート電圧Ｓ３２ａ（Ｐ）が下がり、ゲート電圧Ｓ３２ａ（Ｎ）が上がれば、抵抗値Ｒｍ１は上がり、抵抗値Ｒｍ２は下がる。この結果、入力抵抗Ｒｉｎが下がり、フィルタのゲインは上がることになる。

あらゆる型の伝達関数は、積分器と加算器を含む回路で実現することができる。このため、本発明では、１次のＬＰＦを例として説明をしてきたが、本システムは、高次のリープフロッグ回緒やバイクァッド回路などの差動入力積分器のみを使用したフィルタ回路に利用できることがわかる。

ヨーロッパの携帯電話向けのＤＶＢ−Ｈ（Digital Video Broadcasting for Handheld）で採用されているＺｅｒｏ―ＩＦ方式の際は、複素フィルタは必要なく、ＩＦフィルタ回路２４やＩＦフィルタ回路２７には、直交位相関係にあるＩ信号処理系とＱ信号処理系のそれぞれに、図１と同様なＬＰＦをなすＩＦフィルタ回路を配置すればよい。

利得制御回路に関して、図３におけるＩＦフィルタ回路２４の前段のＧＣＡ回路２３、ＩＦフィルタ回路２４とＩＦフィルタ回路２７の段間に接続されたＧＣＡ回路２５やＧＣＡ回路２６は、先述した可変抵抗回路２２１と全く同様なものに置き換えればよい。

一方、日本のＩＳＤＢ−ＴやヨーロッパのＤＶＢ−Ｔで採用されているＬＯＷ−ＩＦ方式を採用している際には、図２に示すようなイメージ除去するための複素フィルタ回路が必要である。

複素フィルタ回路では、特開２００６−１５７８６６公報に記載のように、図２に示すように、直交位相関係にあるＩ信号処理系とＱ信号処理系のそれぞれの出力信号を、相対する入力部に、抵抗Ｒ４０、Ｒ４１、Ｒ４２、Ｒ４３を介して入力する構成となっている。

この場合においても、利得制御回路に関しては、図１のＬＰＦに適用したときと同様な構成でよく、図３におけるＩＦフィルタ回路２４の前段のＧＣＡ回路２３、ＩＦフィルタ回路２４とＩＦフィルタ回路２７の段間に接続されたＧＣＡ回路２５やＧＣＡ回路２６は、可変抵抗回路２２１と全く同様なものでよい。

次に、図２の可変抵抗回路２２２と可変抵抗回路２３２を備えた複素フィルタの伝達関数Ｈ_２（ｓ）を（数２）〜（数４）と同様に求めてみる。

（数５）
Ｈ_２（ｓ）＝−（Ｒｆ／Ｒｉｎ）・｛ωo／（ｊ（ω−ω_Ｃ）＋ωo）｝

（数６）
ωo＝１／（Ｒｆ・Ｃｆ）

（数７）
ω_Ｃ＝１／（Ｒ１・Ｃｆ）

（数８）
Ｒｉｎ＝Ｒｉ・（１＋Ｒｍ２／Ｒｍ１）＋Ｒｍ２
特徴としては、先述したＬＰＦと同様に複素フィルタにおいても、正規化周波数ωoはフィードバック路の並列のＲｆ・Ｃｆ定数で得られるが、入力直列抵抗Ｒｉｎには依存しないことがわかる。

このような構成によると、利得制御電圧であるゲート電圧に依存して抵抗として動作するＭＯＳトランジスタを入力路中に配置することによって、フィルタのゲインを調整できる。また、必要な素子数はわずか６素子であり、非常に容易に利得制御回路が実現できる。

次に、可変抵抗制御回路の一例について図５を用いて説明する。ただし、この可変抵抗制御回路は、従来のＧＣＡ制御回路３２と同様の構成である。図５は、周知の差動増幅回路７０、７１、７２を示している。例えば、差動増幅回路７０は、互いのエミッタが抵抗Ｒ７、Ｒ８を介して接続され、それぞれのベースには基準電圧Ｖｂ１、信号Ｓ１４が印加され、それぞれのコレクタは抵抗Ｒ１、Ｒ２を介して電源電圧端子１に接続された差動増幅対をなすＮＰＮトランジスタＱ１、Ｑ２と、一端が抵抗Ｒ７、Ｒ８を介して、ＮＰＮトランジスタＱ１、Ｑ２のエミッタに接続して他端がグラウンドＧＮＤに接続された電流源Ｉ１とで構成されている。

また、差動増幅回路７１や差動増幅回路７２も同様な構成になっている。図５において、記号Ｑ３〜Ｑ６はそれぞれＮＰＮトランジスタを示し、記号Ｒ３〜Ｒ６、Ｒ９〜Ｒ１２はそれぞれ抵抗を示し、記号Ｉ２、Ｉ３はそれぞれ電流源を示している。

差動増幅回路７０、７１、７２の一方の入力端であるＮＰＮトランジスタＱ２、Ｑ４、Ｑ６のベースにはあらかじめ設定されたバイアス電圧Ｖｂ１、Ｖｂ２、Ｖｂ３がそれぞれ与えられている。一方、復調回路１４の出力信号Ｓ１４は、この差動増幅回路７０、７１、７２の他方の入力であるＮＰＮトランジスタＱ１、Ｑ３、Ｑ５のベースに共通に入力される。そして、適切な利得に増幅される。差動増幅回路７０、７１、７２の出力電圧は、それぞれ出力信号Ｓ３２ａ、Ｓ３２ｂ、Ｓ３２ｃとなり、それぞれ、可変抵抗回路（ＧＣＡ回路２２、２３に対応する）と、可変抵抗回路（ＧＣＡ回路２５、２６に対応する）と、ＧＣＡ回路２８との各々の制御電圧として供給されることになる。

ここで、差動増幅回路７０、７１、７２のバイアス電圧を、例えば、Ｖｂ１＜Ｖｂ２＜Ｖｂ３に設定するとき、差動出力レベルは、Ｖ１ｏｕｔ（＝Ｓ３２ａ（Ｐ）―Ｓ３２ａ（Ｎ））＞Ｖ２ｏｕｔ（＝Ｓ３２ｂ（Ｐ）―Ｓ３２ｂ（Ｎ））＞Ｖ３ｏｕｔ（＝Ｓ３２ｃ（Ｐ）―Ｓ３２ｃ（Ｎ））になる。このとき、フィルタの初段の可変抵抗回路（ＧＣＡ回路２２、２３に対応する）の利得が最も大きくなり、最終段のＧＣＡ回路２８の利得は最も小さくなり、ノイズは改善することになる。ただ、初段の利得を上げすぎると歪特性が劣化するおそれがあるため、ノイズと歪とをバランスよく改善することが必要である。

それぞれの利得制御回路（可変抵抗回路）の利得配分や自動利得制御がかかり始めるポイントは、増幅器の利得やバイアス電圧Ｖｂ１、Ｖｂ２、Ｖｂ３を適切に決定することにより、任意に設定できる。

本発明は上記の通り、このように構成された可変抵抗回路２２１、２２２、可変抵抗回路２３１によって、非常に少ない素子数で利得制御回路を実現することができる。

なお、本発明では入力路に置かれ、可変抵抗として動作するＭＯＳトランジスタはＮＭＯＳトランジスタとして説明したが、例えば、このトランジスタはＰＭＯＳトランジスタとしてもよいことは言うまでもない。また、本発明では、適用例としてディジタルＴＶの受信装置として説明したが、利得制御を備えたあらゆる受信装置でもよいことは言うまでもない。また、本発明では、受信信号がアンテナから入力するとして説明したが、ケーブルから受信する放送に対しても適用してもよいことは言うまでもない。

以上説明したように、本発明は、フィルタの利得調整をする利得制御回路を、素子数が非常に少ない構成によって実現することができ、例えば、テレビジョン受信機やテレビジョンチューナ内蔵のビデオ再生装置の分野に適用できる。

本発明の実施の形態における可変抵抗回路を備えた利得制御フィルタ装置（ＬＰＦ）を示す回路図である。 本発明の実施の形態における可変抵抗回路を備えた利得制御複素フィルタ装置を示す回路図である。 本発明の実施の形態が適用される受信装置を示すブロック図である。 従来のＧＣＡ回路を備えた利得制御フィルタ装置（ＬＰＦ）を示す回路図である。 本発明の実施の形態が適用される抵抗値制御回路（ＧＣＡ制御回路）を示す回路図である。 従来のＲＣ同調可能な積分器を示す回路図である。 ＩＳＤＢ−Ｔの１３ｓｅｇ用ＩＦフィルタの一例の特性を示す特性図である。

符号の説明

１ 電源電圧端子
１０ アンテナ
１１ ＲＦフィルタ
１２ ＬＮＡ
１３ チューナ回路
１４ 復調器
２０ Ｉ信号用ミキサ
２１ Ｑ信号用ミキサ
２２ ＧＣＡ回路
２２ ＧＣＡ回路
２３ ＧＣＡ回路
２４ ＩＦフィルタ
２５ ＧＣＡ回路
２６ ＧＣＡ回路
２７ ＩＦフィルタ
２８ ＧＣＡ回路
３０ 移相器
３１ 局部発振器
３２ ＧＣＡ制御回路
４０ ＨＰＦ回路
５０、５１、９０ コモンモードフィードバックを備えた演算増幅器
７０〜７２、１０２〜１０３ 差動増幅回路
２２１、２２２、２３２ 可変抵抗回路
２４１、２４２ ＩＦフィルタ回路
Ｑ１〜Ｑ６、Ｑ９０〜Ｑ９１、Ｑ１０１〜Ｑ１０６ ＮＰＮトランジスタ
Ｑ２０〜Ｑ２３、Ｑ３０〜３３ ＭＯＳトランジスタ
Ｒ１〜Ｒ１２、Ｒ２０〜Ｒ２３、Ｒ１０１〜Ｒ１０３ 抵抗
Ｃ２０〜Ｃ２１、Ｃ３０〜３１、Ｃ９０〜９１ コンデンサ
Ｉ１〜Ｉ３、Ｉ１０１〜Ｉ１０２ 電流源
Ｖｂ１〜Ｖｂ３ 基準電圧

Claims (9)

1. 反転入力端、非反転入力端、反転出力端および非反転出力端を有するアクティブフィルタ回路と、前記アクティブフィルタ回路の非反転入力端、反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される可変抵抗回路とを備え、前記第１の制御電圧を変化させることによって利得を制御した利得制御フィルタ装置。
2. 前記可変抵抗回路は、前記第１の入力路に挿入された第１の固定抵抗と、前記第１の固定抵抗と直列に前記第１の入力路に挿入された第１の電界効果トランジスタからなる第１の可変抵抗と、前記第２の入力路に挿入された第２の固定抵抗と、前記第２の固定抵抗と直列に前記第２の入力路に挿入された第２の電界効果トランジスタからなる第２の可変抵抗と、前記第１の固定抵抗および前記第１の可変抵抗の接続点と前記第２の固定抵抗および前記第２の可変抵抗の接続点との間に直列に接続された第３の電界効果トランジスタからなる第３の可変抵抗および前記第４の電界効果トランジスタからなる第４の可変抵抗とで構成され、
   前記第１の制御電圧が差動信号をなす第２の制御電圧と第３の制御電圧とからなり、前記第１および第２の可変抵抗が前記第２の制御電圧に応じて抵抗値が制御され、前記第３および第４の可変抵抗が前記第３の制御電圧に応じて抵抗値が制御される請求項１記載の利得制御フィルタ装置。
3. 前記アクティブフィルタ回路は、反転入力端、非反転入力端、反転出力端および非反転出力端を有する平衡増幅器と、前記平衡増幅器の非反転入力端と反転出力端との間に設けられて第１のフィードバック路を形成する第１のＣＲ回路と、前記平衡増幅器の反転入力端と非反転出力端との間に設けられて第２のフィードバック路を形成する第２のＣＲ回路とからなる請求項１記載の利得制御フィルタ装置。
4. 前記可変抵抗回路は、前記第１の制御信号により前記アクティブフィルタ回路の出力レベルが一定となるように制御される請求項１記載の利得制御フィルタ装置。
5. 反転入力端、非反転入力端、反転出力端および非反転出力端を有する第１のアクティブフィルタ回路と、前記第１のアクティブフィルタ回路の非反転入力端、反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される第１の可変抵抗回路と、反転入力端、非反転入力端、反転出力端および非反転出力端を有し、前記第１のアクティブフィルタ回路にカスケード接続された第２のアクティブフィルタ回路と、前記第１のアクティブフィルタ回路の反転出力端および非反転出力端から前記第２のアクティブフィルタ回路の非反転入力端、反転入力端に至る第３および第４の入力路に挿入され第２の制御電圧によって抵抗値が制御される第２の可変抵抗回路とを備え、前記第１および第２の制御電圧を変化させることによって利得を制御し、かつ前記第１のアクティブフィルタ回路および前記第１の可変抵抗回路による利得と、前記第２のアクティブフィルタ回路および前記第２の可変抵抗回路による利得とをＳＮと歪とを良好に保つように配分した利得制御フィルタ装置。
6. 第１の信号に対応した第１の反転入力端、第１の非反転入力端、第１の反転出力端および第１の非反転出力端と、前記第１の信号と直交した第２の信号に対応した第２の反転入力端、第２の非反転入力端、第２の反転出力端および第２の非反転出力端とを有する複素アクティブフィルタ回路と、前記複素アクティブフィルタ回路の第１の非反転入力端、第１の反転入力端に至る第１および第２の入力路に挿入され第１の制御電圧によって抵抗値が制御される第１の可変抵抗回路と、前記複素アクティブフィルタ回路の第２の非反転入力端、第２の反転入力端に至る第３および第４の入力路に挿入され前記第１の制御電圧によって抵抗値が制御される第２の可変抵抗回路とを備え、前記第１の制御電圧を変化させることによって利得を制御した利得制御複素フィルタ装置。
7. 前記第１の可変抵抗回路は、前記第１の入力路に挿入された第１の固定抵抗と、前記第１の固定抵抗と直列に前記第１の入力路に挿入された第１の電界効果トランジスタからなる第１の可変抵抗と、前記第２の入力路に挿入された第２の固定抵抗と、前記第２の固定抵抗と直列に前記第２の入力路に挿入された第２の電界効果トランジスタからなる第２の可変抵抗と、前記第１の固定抵抗および前記第１の可変抵抗の接続点と前記第２の固定抵抗および前記第２の可変抵抗の接続点との間に直列に接続された第３の電界効果トランジスタからなる第３の可変抵抗および前記第４の電界効果トランジスタからなる第４の可変抵抗とで構成され、
   前記第２の可変抵抗回路は、前記第３の入力路に挿入された第３の固定抵抗と、前記第３の固定抵抗と直列に前記第３の入力路に挿入された第５の電界効果トランジスタからなる第５の可変抵抗と、前記第４の入力路に挿入された第４の固定抵抗と、前記第４の固定抵抗と直列に前記第４の入力路に挿入された第６の電界効果トランジスタからなる第６の可変抵抗と、前記第３の固定抵抗および前記第５の可変抵抗の接続点と前記第４の固定抵抗および前記第６の可変抵抗の接続点との間に直列に接続された第７の電界効果トランジスタからなる第７の可変抵抗および前記第８の電界効果トランジスタからなる第８の可変抵抗とで構成され、
   前記第１の制御電圧が差動信号をなす第２の制御電圧と第３の制御電圧とからなり、前記第１、第２、第５および第６の可変抵抗が前記第２の制御電圧に応じて抵抗値が制御され、前記第３、第４、第７および第８の可変抵抗が前記第３の制御電圧に応じて抵抗値が制御される請求項６記載の利得制御複素フィルタ装置。
8. 前記複素アクティブフィルタ回路は、第１の反転入力端、第１の非反転入力端、第１の反転出力端および第１の非反転出力端を有する第１の平衡増幅器と、前記第１の平衡増幅器の第１の非反転入力端と第１の反転出力端との間に設けられて第１のフィードバック路を形成する第１のＣＲ回路と、前記第１の平衡増幅器の第１の反転入力端と第１の非反転出力端との間に設けられて第２のフィードバック路を形成する第２のＣＲ回路と、第２の反転入力端、第２の非反転入力端、第２の反転出力端および第２の非反転出力端を有する第２の平衡増幅器と、前記第２の平衡増幅器の第２の非反転入力端と第２の反転出力端との間に設けられて第３のフィードバック路を形成する第３のＣＲ回路と、前記第２の平衡増幅器の第２の反転入力端と第２の非反転出力端との間に設けられて第４のフィードバック路を形成する第４のＣＲ回路と、前記第１の平衡増幅器の第１の反転入力端と前記第２の平衡増幅器の第２の反転出力端との間に接続された第１の抵抗と、前記第１の平衡増幅器の第１の非反転入力端と前記第２の平衡増幅器の第２の非反転出力端との間に接続された第２の抵抗と、前記第２の平衡増幅器の第２の反転入力端と前記第１の平衡増幅器の第１の非反転出力端との間に接続された第３の抵抗と、前記第２の平衡増幅器の第２の非反転入力端と前記第１の平衡増幅器の第１の反転出力端との間に接続された第４の抵抗とからなる請求項６記載の利得制御複素フィルタ装置。
9. 受信信号を映像信号と音声信号に復調する受信装置であって、
   前記受信信号に含まれる所定の周波数帯域のＲＦ信号を選択し低ＩＦ（中間周波数）信号に変換する周波数変換手段と、前記低ＩＦ信号に含まれるイメージ信号を除去する請求項６記載の利得制御複素フィルタ装置とを備えたチューナ回路と、
   前記低ＩＦ（中間周波数）信号より映像信号と音声信号を復調し、入力される低ＩＦ信号の信号レベルに応じた信号を前記チューナ回路に供給し、前記チューナ回路の出力レベルが一定になるように前記第１の制御電圧を変化させる復調回路とを備えた受信装置。

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