JPH0311945Y2 - - Google Patents
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- Publication number
- JPH0311945Y2 JPH0311945Y2 JP2665683U JP2665683U JPH0311945Y2 JP H0311945 Y2 JPH0311945 Y2 JP H0311945Y2 JP 2665683 U JP2665683 U JP 2665683U JP 2665683 U JP2665683 U JP 2665683U JP H0311945 Y2 JPH0311945 Y2 JP H0311945Y2
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- Japan
- Prior art keywords
- field effect
- fet
- power
- variable attenuator
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 230000005669 field effect Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 4
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- Networks Using Active Elements (AREA)
Description
【考案の詳細な説明】
本考案は可変減衰器、特にトランジスタを用い
て電気的に減衰量を可変とする可変減衰器に関す
る。
て電気的に減衰量を可変とする可変減衰器に関す
る。
従来のトランジスタを用いた可変減衰器の構成
例を第１図に示す。入力端子１１と出力端子１２
間に直列に電界効果トランジスタ（以後FETと
略記）１３を２ケ接続し、これらのFET１３の
中間と接地との間にFET１４を接続し、直流回
路と高周波回路との分離のためのFET１５及び
抵抗１６を介してFET１３，１４のゲートに直
流バイアスを印加する構成である。FET１３の
ソース及びドレインには直流バイアスは印加され
ていない。従つて、この減衰器のRF等価回路は
第２図の如く、基本的にはＴ接続された抵抗回路
であるが、抵抗２１，２２と並列にFET１３，
１４の寄生容量２３，２４が実際には存在する。
例を第１図に示す。入力端子１１と出力端子１２
間に直列に電界効果トランジスタ（以後FETと
略記）１３を２ケ接続し、これらのFET１３の
中間と接地との間にFET１４を接続し、直流回
路と高周波回路との分離のためのFET１５及び
抵抗１６を介してFET１３，１４のゲートに直
流バイアスを印加する構成である。FET１３の
ソース及びドレインには直流バイアスは印加され
ていない。従つて、この減衰器のRF等価回路は
第２図の如く、基本的にはＴ接続された抵抗回路
であるが、抵抗２１，２２と並列にFET１３，
１４の寄生容量２３，２４が実際には存在する。
この可変減衰器の許容電力を上げるためには
FET１３のゲート幅を広くする必要があり、例
えば許容電力を1W程度とした場合、FET１４の
ゲート幅を200μｍ、FET１３のゲート幅を600μ
ｍとしなければならない。FET１５には、ほと
んど電流が流れないためゲート幅は25μｍと非常
に小さくても十分である。また、許容電力を上げ
るためにゲート幅を広くすると寄生容量２３が増
加し周波数特性を劣化させる結果となつている。
FET１３のゲート幅を広くする必要があり、例
えば許容電力を1W程度とした場合、FET１４の
ゲート幅を200μｍ、FET１３のゲート幅を600μ
ｍとしなければならない。FET１５には、ほと
んど電流が流れないためゲート幅は25μｍと非常
に小さくても十分である。また、許容電力を上げ
るためにゲート幅を広くすると寄生容量２３が増
加し周波数特性を劣化させる結果となつている。
本考案の目的は前記従来の欠点を改善し、ゲー
ト幅の狭いFETを用いて高い許容電力の得られ
る可変減衰器を提供することにある。
ト幅の狭いFETを用いて高い許容電力の得られ
る可変減衰器を提供することにある。
本考案の可変減衰器は、入力端子と出力端子と
の間に直列に接続される第一および第二の電界効
果トランジスタと、前記第一および第二の電界効
果トランジスタとそれぞれ並列に接続される２つ
の抵抗と、前記第一および第二の電界効果トラン
ジスタ間と共通線路とを接続する第三の電界効果
トランジスタとを有し、前記第一、第二、第三の
電界効果トランジスタに印加する直流バイアスを
可変とすることにより前記入力端子と出力端子間
の減衰量を可変とすることを特徴とする。
の間に直列に接続される第一および第二の電界効
果トランジスタと、前記第一および第二の電界効
果トランジスタとそれぞれ並列に接続される２つ
の抵抗と、前記第一および第二の電界効果トラン
ジスタ間と共通線路とを接続する第三の電界効果
トランジスタとを有し、前記第一、第二、第三の
電界効果トランジスタに印加する直流バイアスを
可変とすることにより前記入力端子と出力端子間
の減衰量を可変とすることを特徴とする。
以下、本考案について実施例を示す図面を用い
て詳述する。
て詳述する。
第３図は、本考案の可変減衰器の原理を説明す
るための図である。R1，R2及びR3の抵抗がＴ接
続されており、入力端子１１に電源インピーダン
スZ1，出力端子１２に負荷インピーダンスZ2が接
続されるとする。この可変減衰器の入力インピー
ダンスがZ1及び出力インピーダンスがZ2となり、
インピーダンス整合が取れる条件より次式が得ら
れる。
るための図である。R1，R2及びR3の抵抗がＴ接
続されており、入力端子１１に電源インピーダン
スZ1，出力端子１２に負荷インピーダンスZ2が接
続されるとする。この可変減衰器の入力インピー
ダンスがZ1及び出力インピーダンスがZ2となり、
インピーダンス整合が取れる条件より次式が得ら
れる。
（R1＋R3−Z1）（R2＋R3＋Z2）−R2 3＝０…(1)
（R1＋R3＋Z1）（R2＋R3−Z2）−R2 3＝０…(2)
入力電力をP1，負荷インピーダンスZ2で消費
される電力をP2とし、 P2／P1＝a2 …(3) とすると、入力側で整合が取れている時ａは次式
で表わされる。
される電力をP2とし、 P2／P1＝a2 …(3) とすると、入力側で整合が取れている時ａは次式
で表わされる。
これらの式(1)，(2)及び(4)から、減衰器の低抗値
がａに対して定まり、 R3＝2a√1 2／（１−a2） …(5) R2＋R3＝Z2（１＋a2）／（１−a2） …(6) R1＋R3＝Z1（１＋a2）／（１−a2） …(7) となる。また、抵抗R1で消費される電力をP1′と
すると入力電力に対する比は次式で与えられる。
がａに対して定まり、 R3＝2a√1 2／（１−a2） …(5) R2＋R3＝Z2（１＋a2）／（１−a2） …(6) R1＋R3＝Z1（１＋a2）／（１−a2） …(7) となる。また、抵抗R1で消費される電力をP1′と
すると入力電力に対する比は次式で与えられる。
P1′／P1＝R1／Z1 …(8)
さて、抵抗R1を第４図に示す如く、固定抵抗
Rfと可変抵抗Raで表わすと、 R1＝RfRa／（Rf＋Ra） …(9) である。抵抗Raで消費される電力をPaとすると
この二つの抵抗で消費される電力P1′に対するPa
の比は、 Pa／P1′＝Rf／（Rf＋Ra） となり、式(8)から入力電力P1に対するPaの比が
次式の如く求まる。
Rfと可変抵抗Raで表わすと、 R1＝RfRa／（Rf＋Ra） …(9) である。抵抗Raで消費される電力をPaとすると
この二つの抵抗で消費される電力P1′に対するPa
の比は、 Pa／P1′＝Rf／（Rf＋Ra） となり、式(8)から入力電力P1に対するPaの比が
次式の如く求まる。
Pa／P1＝Rf 2Ra／Z1（Rf＋Ra）2 …(10)
簡単のため、電源及び負荷インピーダンスZ1，
Z2を等しくし、かつRf＝Z1とし、減衰器の減衰
量Ｌ Ｌ＝−20loga（dB） に対して計算すると抵抗値及び電力比は第５図の
如く表される。
Z2を等しくし、かつRf＝Z1とし、減衰器の減衰
量Ｌ Ｌ＝−20loga（dB） に対して計算すると抵抗値及び電力比は第５図の
如く表される。
第５図に見られる如く、減衰量Ｌを大きく取る
に従がい抵抗R1での消費電力P1′は大きくなり減
衰量が無限大の時に入力電力P1は全て抵抗R1で
消費される。しかし、R1を第４図の如く２つに
分割した場合、可変抵抗Raで消費される電力は
RaがRfに等しい時最大となり、この時でも入力
電力P1の1/4である。
に従がい抵抗R1での消費電力P1′は大きくなり減
衰量が無限大の時に入力電力P1は全て抵抗R1で
消費される。しかし、R1を第４図の如く２つに
分割した場合、可変抵抗Raで消費される電力は
RaがRfに等しい時最大となり、この時でも入力
電力P1の1/4である。
第６図は本考案の実施例を示す図で、直流バイ
アス回路を除いた、RF回路部分のみを示してあ
る。FET６１を２個直列に接続し、この中間点
と共通電極との間にFET６２を接続し、FET６
１と並列に抵抗６３を接続した構成である。これ
らFET６１，６２のゲートバイアス電圧を変化
させることにより可変減衰器として動作させるこ
とが出来る。
アス回路を除いた、RF回路部分のみを示してあ
る。FET６１を２個直列に接続し、この中間点
と共通電極との間にFET６２を接続し、FET６
１と並列に抵抗６３を接続した構成である。これ
らFET６１，６２のゲートバイアス電圧を変化
させることにより可変減衰器として動作させるこ
とが出来る。
抵抗６３は第４図の抵抗Rfに相当し、FET６
１は可変抵抗Raに相当し、かつFET６２が第３
図の抵抗R3に相当すると考えられる。入出力イ
ンピーダンスを50オーム、抵抗６３を50オームと
すると、従来例では抵抗R1に相当するFET１３
で消費していた電力に比べ、本実施例ではFET
６１で消費される電力は第５図に示す如く約1/4
に低減される。従つて、FET６１のゲート幅を
FET６２のゲート幅より小さくすることも可能
となり、FETの占有面積を小さく出来ると共に
FETの寄生容量２３も減少し周波数特性も改善
される。抵抗６３は、FET６１の動作層と同じ
半導体で作ることも可能であり、抵抗体薄膜を用
いて作ることも可能である。
１は可変抵抗Raに相当し、かつFET６２が第３
図の抵抗R3に相当すると考えられる。入出力イ
ンピーダンスを50オーム、抵抗６３を50オームと
すると、従来例では抵抗R1に相当するFET１３
で消費していた電力に比べ、本実施例ではFET
６１で消費される電力は第５図に示す如く約1/4
に低減される。従つて、FET６１のゲート幅を
FET６２のゲート幅より小さくすることも可能
となり、FETの占有面積を小さく出来ると共に
FETの寄生容量２３も減少し周波数特性も改善
される。抵抗６３は、FET６１の動作層と同じ
半導体で作ることも可能であり、抵抗体薄膜を用
いて作ることも可能である。
以上、述べた如く、本実施例では、ゲート幅
200μｍ程度の比較的小さなFETを用いても許容
電力1W程度の可変減衰器を構成することが出来
る。
200μｍ程度の比較的小さなFETを用いても許容
電力1W程度の可変減衰器を構成することが出来
る。
また、先の動作原理で示した如く、入力インピ
ーダンスと出力インピーダンスが異なる場合にも
インピーダンス整合の取れた可変減衰器を構成出
来る。しかし、この場合には減衰量Ｌを零（ａ＝
１）にすることは出来ない。この時の最小減衰量
Lminは次式で与えられる。
ーダンスと出力インピーダンスが異なる場合にも
インピーダンス整合の取れた可変減衰器を構成出
来る。しかし、この場合には減衰量Ｌを零（ａ＝
１）にすることは出来ない。この時の最小減衰量
Lminは次式で与えられる。
Lmin＝−20log（√2 1−√2 1−１）
この様に、入出力インピーダンスが異なる場合
には、２つの抵抗６３をそれぞれ異なる値Z1，Z2
に選ぶ方が良い。
には、２つの抵抗６３をそれぞれ異なる値Z1，Z2
に選ぶ方が良い。
本考案によれば、従来の可変減衰器に比べ、同
じ電力容量の素子を用いても可変減衰器の許容電
力を４倍以上に高める効果が生じる。
じ電力容量の素子を用いても可変減衰器の許容電
力を４倍以上に高める効果が生じる。
第１図は従来の可変減衰器を示す回路図、第２
図は第１図のRF等価回路図、第３図は本考案に
よる可変減衰器の説明をする原理図、第４図は第
３図中の抵抗R1を二つの抵抗で置き換える場合
の等価回路図、第５図は第３図の可変減衰器の特
性図、第６図は本考案の実施例を示す回路図であ
る。 １１……入力端子、１２……出力端子、１３，
１４，１５……FET、１６……抵抗、２１，２
２………FETの抵抗、２３，２４……寄生容量、
Z1……電源インピーダンス、Z2……負荷インピー
ダンス、６１，６２……FET、６３……抵抗、
V1，V2……FET６１，６２のゲートバイアス電
圧。
図は第１図のRF等価回路図、第３図は本考案に
よる可変減衰器の説明をする原理図、第４図は第
３図中の抵抗R1を二つの抵抗で置き換える場合
の等価回路図、第５図は第３図の可変減衰器の特
性図、第６図は本考案の実施例を示す回路図であ
る。 １１……入力端子、１２……出力端子、１３，
１４，１５……FET、１６……抵抗、２１，２
２………FETの抵抗、２３，２４……寄生容量、
Z1……電源インピーダンス、Z2……負荷インピー
ダンス、６１，６２……FET、６３……抵抗、
V1，V2……FET６１，６２のゲートバイアス電
圧。
Claims (1)
- 入力端子と出力端子との間に直列に接続される
第一および第二の電界効果トランジスタと、前記
第一および第二の電界効果トランジスタとそれぞ
れ並列に接続される２つの抵抗と、前記第一およ
び第二の電界効果トランジスタ間と共通線路とを
接続する第三の電界効果トランジスタとを有し、
前記第一、第二、第三の電界効果トランジスタに
印加する直流バイアスを可変とすることにより前
記入力端子と出力端子間の減衰量を可変とするこ
とを特徴とする可変減衰器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2665683U JPS59134927U (ja) | 1983-02-25 | 1983-02-25 | 可変減衰器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2665683U JPS59134927U (ja) | 1983-02-25 | 1983-02-25 | 可変減衰器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59134927U JPS59134927U (ja) | 1984-09-08 |
| JPH0311945Y2 true JPH0311945Y2 (ja) | 1991-03-22 |
Family
ID=30157565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2665683U Granted JPS59134927U (ja) | 1983-02-25 | 1983-02-25 | 可変減衰器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134927U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130808A (ja) * | 2007-11-27 | 2009-06-11 | Nec Electronics Corp | アッテネータ |
-
1983
- 1983-02-25 JP JP2665683U patent/JPS59134927U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59134927U (ja) | 1984-09-08 |
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