JP2758773B2 - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JP2758773B2 JP2758773B2 JP7025492A JP7025492A JP2758773B2 JP 2758773 B2 JP2758773 B2 JP 2758773B2 JP 7025492 A JP7025492 A JP 7025492A JP 7025492 A JP7025492 A JP 7025492A JP 2758773 B2 JP2758773 B2 JP 2758773B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- resistor
- capacitance
- capacitor
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【0001】
【産業上の利用分野】本発明は演算回路、さらに詳しく
いえば出力部がCR(容量抵抗)で構成された増幅回路
に関する。
いえば出力部がCR(容量抵抗)で構成された増幅回路
に関する。
【0002】
【従来の技術】従来、ピーキング補償を含む回路として
は図8に示すような回路が知られている。図8は従来の
増幅回路の一例を示す回路図である。演算増幅器21の
負入力部4と入力端子2との間には抵抗Rs が、出力部
3と負入力部4との間には抵抗Rf が接続されている。
また、出力部3には抵抗Rdが、抵抗Rdと接地との間
には容量Ce が接続されている。演算増幅器21の正入
力部5は抵抗Rb を介して接地されている。そして、抵
抗Rdおよび容量Ce はそれぞれ別々に構成されてい
る。図9は図8の増幅回路において電源インピーダンス
が大きく演算増幅器21の出力部に負荷容量Cb がつき
ピーキング補償用のCR(容量抵抗)がないときの周波
数特性を示す。
は図8に示すような回路が知られている。図8は従来の
増幅回路の一例を示す回路図である。演算増幅器21の
負入力部4と入力端子2との間には抵抗Rs が、出力部
3と負入力部4との間には抵抗Rf が接続されている。
また、出力部3には抵抗Rdが、抵抗Rdと接地との間
には容量Ce が接続されている。演算増幅器21の正入
力部5は抵抗Rb を介して接地されている。そして、抵
抗Rdおよび容量Ce はそれぞれ別々に構成されてい
る。図9は図8の増幅回路において電源インピーダンス
が大きく演算増幅器21の出力部に負荷容量Cb がつき
ピーキング補償用のCR(容量抵抗)がないときの周波
数特性を示す。
【0003】
【発明が解決しようとする課題】従来の演算増幅器21
を用いて構成した増幅回路では図9に示すように演算増
幅器21の電源インピーダンスが大きく演算増幅器21
の出力部3に負荷容量Cb がつくことにより、ピーキン
グが起こるため、ピーキング補償用としてCR(容量抵
抗)を演算増幅器21の出力部3に接続している。しか
しながら、このCRは外付部品となり、基板上の実装面
積が大きくなるとともにコストも押し上げるという問題
があった。本発明の目的は上記問題を解決するもので、
従来の回路より基板上の実装面積を縮小しコストの低減
化を図った増幅回路を提供することにある。
を用いて構成した増幅回路では図9に示すように演算増
幅器21の電源インピーダンスが大きく演算増幅器21
の出力部3に負荷容量Cb がつくことにより、ピーキン
グが起こるため、ピーキング補償用としてCR(容量抵
抗)を演算増幅器21の出力部3に接続している。しか
しながら、このCRは外付部品となり、基板上の実装面
積が大きくなるとともにコストも押し上げるという問題
があった。本発明の目的は上記問題を解決するもので、
従来の回路より基板上の実装面積を縮小しコストの低減
化を図った増幅回路を提供することにある。
【0004】
【課題を解決するための手段】前記目的を達成するため
に本発明による増幅回路は演算増幅器と、第1の入力端
子と前記演算増幅器の負入力部との間に接続された第1
の抵抗と、前記演算増幅器の出力部と負入力部との間に
接続された第2の抵抗と、前記演算増幅器の出力部に接
続された第3の抵抗と、前記第3の抵抗と接地の間に接
続された第1の容量と、前記演算増幅器の正入力部と接
地との間に接続された第4の抵抗よりなる増幅回路にお
いて、前記第1の容量はMOS容量で構成し、前記第3
の抵抗は薄膜抵抗で構成してある。また、本発明は上記
構成に加え、前記第3の抵抗に並列に第2の容量を接続
し、前記第2の容量をMOS容量で構成してある。
に本発明による増幅回路は演算増幅器と、第1の入力端
子と前記演算増幅器の負入力部との間に接続された第1
の抵抗と、前記演算増幅器の出力部と負入力部との間に
接続された第2の抵抗と、前記演算増幅器の出力部に接
続された第3の抵抗と、前記第3の抵抗と接地の間に接
続された第1の容量と、前記演算増幅器の正入力部と接
地との間に接続された第4の抵抗よりなる増幅回路にお
いて、前記第1の容量はMOS容量で構成し、前記第3
の抵抗は薄膜抵抗で構成してある。また、本発明は上記
構成に加え、前記第3の抵抗に並列に第2の容量を接続
し、前記第2の容量をMOS容量で構成してある。
【0005】
【作用】上記構成によれば、基板上の実装面積が減少し
コスト面でも有利になる。
コスト面でも有利になる。
【0006】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図1は本発明による増幅回路の第1の実施例
を示す回路図である。演算増幅器1の負入力部4と入力
端子2との間には抵抗Rs が、出力部3と負入力部3と
の間には抵抗Rf が接続されている。演算増幅器1 の正
入力部5と接地の間には抵抗Rb が接続され、出力部3
は演算増幅器1の内部の抵抗Ra に接続されている。さ
らに抵抗Ra は演算増幅器1の内部の容量Ca を介して
接地されている。抵抗Ra は薄膜抵抗で、容量Ca はM
OS容量でそれぞれ形成されている。
説明する。図1は本発明による増幅回路の第1の実施例
を示す回路図である。演算増幅器1の負入力部4と入力
端子2との間には抵抗Rs が、出力部3と負入力部3と
の間には抵抗Rf が接続されている。演算増幅器1 の正
入力部5と接地の間には抵抗Rb が接続され、出力部3
は演算増幅器1の内部の抵抗Ra に接続されている。さ
らに抵抗Ra は演算増幅器1の内部の容量Ca を介して
接地されている。抵抗Ra は薄膜抵抗で、容量Ca はM
OS容量でそれぞれ形成されている。
【0007】演算増幅器1の内部に形成される容量Ca
は一方が接地されており、等価的に負荷容量と見なされ
る。この容量Ca を実際の演算増幅器1の出力部に形成
される負荷容量Cb より小さい値にすることにより、ピ
ーキングを抑えることができる。さらに容量Ca の他方
に接続された抵抗Ra と演算増幅器1の出力部3に形成
される負荷容量Cb とからピーキング補償用のCR(容
量抵抗)が形成され、ピーキングを抑えられる。図9に
本実施例の場合の周波数特性を破線で示してある。図3
は図1の演算増幅器1の内部に形成されるCR部のパタ
ーンレイアウト上の平面図である。図2の容量Ca が数
PFであれば、マスクレイアウト上の面積の増大を招く
ことはない。
は一方が接地されており、等価的に負荷容量と見なされ
る。この容量Ca を実際の演算増幅器1の出力部に形成
される負荷容量Cb より小さい値にすることにより、ピ
ーキングを抑えることができる。さらに容量Ca の他方
に接続された抵抗Ra と演算増幅器1の出力部3に形成
される負荷容量Cb とからピーキング補償用のCR(容
量抵抗)が形成され、ピーキングを抑えられる。図9に
本実施例の場合の周波数特性を破線で示してある。図3
は図1の演算増幅器1の内部に形成されるCR部のパタ
ーンレイアウト上の平面図である。図2の容量Ca が数
PFであれば、マスクレイアウト上の面積の増大を招く
ことはない。
【0008】図2は本発明による増幅回路の第2の実施
例を示す回路図である。演算増幅器1の内部に容量Cc
が形成され、容量Cc の一方が接地され他方が並列接続
された容量Cd と抵抗Rc の接続点に接続されている。
容量Cd と抵抗Rc の他方の接続点は演算増幅器1の出
力部3の負荷容量Cb に接続されている。
例を示す回路図である。演算増幅器1の内部に容量Cc
が形成され、容量Cc の一方が接地され他方が並列接続
された容量Cd と抵抗Rc の接続点に接続されている。
容量Cd と抵抗Rc の他方の接続点は演算増幅器1の出
力部3の負荷容量Cb に接続されている。
【0009】図4は図2の容量Cc の一方が、並列接続
された容量Cd と抵抗Rc の接続部の一方に接続された
半導体集積回路を示す断面図である。この実施例のCR
部分は半導体基板内のエピタキシャル成長層16が絶縁
拡散領域15,17内に形成され、さらに電極9が形成
され、容量Cとなる絶縁膜14を介して抵抗Rが形成さ
れている。接続端子6は容量の一方の電極9ともう一方
の電極10に接続され、さらに電極10は薄膜抵抗11
の一方に接続され、薄膜抵抗11の他方は電極12に接
続されている。また、接続端子7,8は金属皮膜で形成
された電極10,12を介して薄膜抵抗のそれぞれの端
部に接続されている。電極9の上には絶縁膜13,14
が形成され、その上に電極10,12と薄膜抵抗11が
形成されることにより電極9と電極10の間にMOS容
量Co,電極9と薄膜抵抗11との間にC1 ,C2 〜C
n ,電極9と電極12の間にC n+1 がそれぞれ構成さ
れている。
された容量Cd と抵抗Rc の接続部の一方に接続された
半導体集積回路を示す断面図である。この実施例のCR
部分は半導体基板内のエピタキシャル成長層16が絶縁
拡散領域15,17内に形成され、さらに電極9が形成
され、容量Cとなる絶縁膜14を介して抵抗Rが形成さ
れている。接続端子6は容量の一方の電極9ともう一方
の電極10に接続され、さらに電極10は薄膜抵抗11
の一方に接続され、薄膜抵抗11の他方は電極12に接
続されている。また、接続端子7,8は金属皮膜で形成
された電極10,12を介して薄膜抵抗のそれぞれの端
部に接続されている。電極9の上には絶縁膜13,14
が形成され、その上に電極10,12と薄膜抵抗11が
形成されることにより電極9と電極10の間にMOS容
量Co,電極9と薄膜抵抗11との間にC1 ,C2 〜C
n ,電極9と電極12の間にC n+1 がそれぞれ構成さ
れている。
【0010】薄膜抵抗11(R1 ,R2 〜Rn )とMO
S容量C0 ,C1 ,C2 〜Cn ,Cn+1 からは図5に
示すような分布定数回路が形成されることになる。図5
において、電極9と電極10が接続され、電極10と薄
膜抵抗11が接続さ、さらに薄膜抵抗11と電極12に
接続されることにより、図6に示すような容量C0 ,抵
抗Re と容量Cf が並列になる等価回路で表すことがで
きる。この等価回路は図2の演算増幅器1の内部に形成
されたCR部分の構成と同様である。
S容量C0 ,C1 ,C2 〜Cn ,Cn+1 からは図5に
示すような分布定数回路が形成されることになる。図5
において、電極9と電極10が接続され、電極10と薄
膜抵抗11が接続さ、さらに薄膜抵抗11と電極12に
接続されることにより、図6に示すような容量C0 ,抵
抗Re と容量Cf が並列になる等価回路で表すことがで
きる。この等価回路は図2の演算増幅器1の内部に形成
されたCR部分の構成と同様である。
【0011】図7は図6のCR部分の構成がマスクレイ
アウト上に形成されたパターンレイアウトの平面図であ
る。CR部分はマスクレイアウト上同一アイソレーショ
ンに抵抗Rd ,容量Cd および容量Ce を構成すること
ができ、容量Cd および容量Ce が数PFであれば、素
子数は多くなるがマスクレイアウトの面積の増大を招く
ことはなく構成することができる。
アウト上に形成されたパターンレイアウトの平面図であ
る。CR部分はマスクレイアウト上同一アイソレーショ
ンに抵抗Rd ,容量Cd および容量Ce を構成すること
ができ、容量Cd および容量Ce が数PFであれば、素
子数は多くなるがマスクレイアウトの面積の増大を招く
ことはなく構成することができる。
【0012】
【発明の効果】以上、説明したように本発明による増幅
回路はピーキング補償用のCR(容量抵抗)を半導体集
積回路にMOS容量と薄膜抵抗で構成することにより、
精度よく形成でき外部部品を不要にする。これによって
基板上の実装面積を縮小できコストの面でも有利になる
という効果がある。
回路はピーキング補償用のCR(容量抵抗)を半導体集
積回路にMOS容量と薄膜抵抗で構成することにより、
精度よく形成でき外部部品を不要にする。これによって
基板上の実装面積を縮小できコストの面でも有利になる
という効果がある。
【図1】本発明による増幅回路の第1の実施例を示す回
路図である。
路図である。
【図2】本発明による増幅回路の第2の実施例を示す回
路図である。
路図である。
【図3】図1の演算増幅器内部のCR部のパターンレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図4】図2の演算増幅器内部のCR部を示す断面図で
ある。
ある。
【図5】図4の演算増幅器内部のCR部の等価回路図で
ある。
ある。
【図6】図5の等価回路を書き直した等価回路図であ
る。
る。
【図7】図5のパターンレイアウトを示す平面図であ
る。
る。
【図8】従来の増幅回路の構成例を示す回路図である。
【図9】図8の増幅回路の動作を説明するための周波数
特性図である。
特性図である。
1…演算増幅器 2…入力端子 3…出力部 4…負入力部 5…正入力部 6,7,8…端子 9,10,12…電極 13,14…絶縁膜 15,17…絶縁拡散領域 16…エピタキシャル成長層 R1 ,R2 〜Rn ,Ra,Rb,Rc,Re ,Rs ,R
f …薄膜抵抗 Rd …抵抗 C0 ,C1 ,C2 〜Cn ,C n+1 ,Ca ,Cc ,Cd
,Cf …MOS容量 Cb …負荷容量 Ce …容量
f …薄膜抵抗 Rd …抵抗 C0 ,C1 ,C2 〜Cn ,C n+1 ,Ca ,Cc ,Cd
,Cf …MOS容量 Cb …負荷容量 Ce …容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H03F 1/42
Claims (2)
- 【請求項1】 演算増幅器と、第1の入力端子と前記演
算増幅器の負入力部との間に接続された第1の抵抗と、
前記演算増幅器の出力部と負入力部との間に接続された
第2の抵抗と、前記演算増幅器の出力部に接続された第
3の抵抗と、前記第3の抵抗と接地の間に接続された第
1の容量と、前記演算増幅器の正入力部と接地との間に
接続された第4の抵抗よりなる増幅回路において、 前記第1の容量はMOS容量で構成し、 前記第3の抵抗は薄膜抵抗で構成したことを特徴とする
増幅回路。 - 【請求項2】 前記第3の抵抗に並列に第2の容量を接
続し、 前記第2の容量をMOS容量で構成したことを特徴とす
る請求項1記載の増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7025492A JP2758773B2 (ja) | 1992-02-19 | 1992-02-19 | 増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7025492A JP2758773B2 (ja) | 1992-02-19 | 1992-02-19 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05235273A JPH05235273A (ja) | 1993-09-10 |
JP2758773B2 true JP2758773B2 (ja) | 1998-05-28 |
Family
ID=13426241
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7025492A Expired - Lifetime JP2758773B2 (ja) | 1992-02-19 | 1992-02-19 | 増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2758773B2 (ja) |
-
1992
- 1992-02-19 JP JP7025492A patent/JP2758773B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05235273A (ja) | 1993-09-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5321279A (en) | Base ballasting | |
JPS6331105B2 (ja) | ||
JP3246541B2 (ja) | 半導体装置 | |
JP3759762B2 (ja) | 標準バイポーラ形ecl処理用差動利得段 | |
US5424686A (en) | Negative-resistance-compensated microwave buffer | |
JP2758773B2 (ja) | 増幅回路 | |
KR0177928B1 (ko) | 광대역 증폭회로 | |
US4208641A (en) | Hybrid integrated impedance converter circuit | |
JP3231449B2 (ja) | マイクロ波回路 | |
JPH0237723B2 (ja) | ||
US4689579A (en) | Analog integrated circuit | |
JPH02288409A (ja) | 抵抗帰還型増幅器 | |
JP3521064B2 (ja) | 受光アンプ回路 | |
JP3174248B2 (ja) | 半導体増幅装置 | |
JPH01137713A (ja) | ピーキング回路 | |
JPH04171974A (ja) | 増幅回路 | |
JPS6365242B2 (ja) | ||
JP3207451B2 (ja) | マイクロ波半導体装置 | |
JPS628573Y2 (ja) | ||
JPS6223137Y2 (ja) | ||
JPS6340903Y2 (ja) | ||
JPH0328583Y2 (ja) | ||
JPH01137714A (ja) | ピーキング回路 | |
JPS641936B2 (ja) | ||
JPH0516766B2 (ja) |