JP2758773B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP2758773B2 JP2758773B2 JP7025492A JP7025492A JP2758773B2 JP 2758773 B2 JP2758773 B2 JP 2758773B2 JP 7025492 A JP7025492 A JP 7025492A JP 7025492 A JP7025492 A JP 7025492A JP 2758773 B2 JP2758773 B2 JP 2758773B2
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- operational amplifier
- resistor
- capacitance
- capacitor
- amplifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は演算回路、さらに詳しく
いえば出力部がＣＲ（容量抵抗）で構成された増幅回路
に関する。
いえば出力部がＣＲ（容量抵抗）で構成された増幅回路
に関する。
【０００２】
【従来の技術】従来、ピーキング補償を含む回路として
は図８に示すような回路が知られている。図８は従来の
増幅回路の一例を示す回路図である。演算増幅器２１の
負入力部４と入力端子２との間には抵抗Ｒs が、出力部
３と負入力部４との間には抵抗Ｒf が接続されている。
また、出力部３には抵抗Ｒｄが、抵抗Ｒｄと接地との間
には容量Ｃe が接続されている。演算増幅器２１の正入
力部５は抵抗Ｒb を介して接地されている。そして、抵
抗Ｒｄおよび容量Ｃe はそれぞれ別々に構成されてい
る。図９は図８の増幅回路において電源インピーダンス
が大きく演算増幅器２１の出力部に負荷容量Ｃb がつき
ピーキング補償用のＣＲ（容量抵抗）がないときの周波
数特性を示す。
は図８に示すような回路が知られている。図８は従来の
増幅回路の一例を示す回路図である。演算増幅器２１の
負入力部４と入力端子２との間には抵抗Ｒs が、出力部
３と負入力部４との間には抵抗Ｒf が接続されている。
また、出力部３には抵抗Ｒｄが、抵抗Ｒｄと接地との間
には容量Ｃe が接続されている。演算増幅器２１の正入
力部５は抵抗Ｒb を介して接地されている。そして、抵
抗Ｒｄおよび容量Ｃe はそれぞれ別々に構成されてい
る。図９は図８の増幅回路において電源インピーダンス
が大きく演算増幅器２１の出力部に負荷容量Ｃb がつき
ピーキング補償用のＣＲ（容量抵抗）がないときの周波
数特性を示す。
【０００３】
【発明が解決しようとする課題】従来の演算増幅器２１
を用いて構成した増幅回路では図９に示すように演算増
幅器２１の電源インピーダンスが大きく演算増幅器２１
の出力部３に負荷容量Ｃb がつくことにより、ピーキン
グが起こるため、ピーキング補償用としてＣＲ（容量抵
抗）を演算増幅器２１の出力部３に接続している。しか
しながら、このＣＲは外付部品となり、基板上の実装面
積が大きくなるとともにコストも押し上げるという問題
があった。本発明の目的は上記問題を解決するもので、
従来の回路より基板上の実装面積を縮小しコストの低減
化を図った増幅回路を提供することにある。
を用いて構成した増幅回路では図９に示すように演算増
幅器２１の電源インピーダンスが大きく演算増幅器２１
の出力部３に負荷容量Ｃb がつくことにより、ピーキン
グが起こるため、ピーキング補償用としてＣＲ（容量抵
抗）を演算増幅器２１の出力部３に接続している。しか
しながら、このＣＲは外付部品となり、基板上の実装面
積が大きくなるとともにコストも押し上げるという問題
があった。本発明の目的は上記問題を解決するもので、
従来の回路より基板上の実装面積を縮小しコストの低減
化を図った増幅回路を提供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明による増幅回路は演算増幅器と、第１の入力端
子と前記演算増幅器の負入力部との間に接続された第１
の抵抗と、前記演算増幅器の出力部と負入力部との間に
接続された第２の抵抗と、前記演算増幅器の出力部に接
続された第３の抵抗と、前記第３の抵抗と接地の間に接
続された第１の容量と、前記演算増幅器の正入力部と接
地との間に接続された第４の抵抗よりなる増幅回路にお
いて、前記第１の容量はＭＯＳ容量で構成し、前記第３
の抵抗は薄膜抵抗で構成してある。また、本発明は上記
構成に加え、前記第３の抵抗に並列に第２の容量を接続
し、前記第２の容量をＭＯＳ容量で構成してある。
に本発明による増幅回路は演算増幅器と、第１の入力端
子と前記演算増幅器の負入力部との間に接続された第１
の抵抗と、前記演算増幅器の出力部と負入力部との間に
接続された第２の抵抗と、前記演算増幅器の出力部に接
続された第３の抵抗と、前記第３の抵抗と接地の間に接
続された第１の容量と、前記演算増幅器の正入力部と接
地との間に接続された第４の抵抗よりなる増幅回路にお
いて、前記第１の容量はＭＯＳ容量で構成し、前記第３
の抵抗は薄膜抵抗で構成してある。また、本発明は上記
構成に加え、前記第３の抵抗に並列に第２の容量を接続
し、前記第２の容量をＭＯＳ容量で構成してある。
【０００５】
【作用】上記構成によれば、基板上の実装面積が減少し
コスト面でも有利になる。
コスト面でも有利になる。
【０００６】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明による増幅回路の第１の実施例
を示す回路図である。演算増幅器１の負入力部４と入力
端子２との間には抵抗Ｒs が、出力部３と負入力部３と
の間には抵抗Ｒf が接続されている。演算増幅器1 の正
入力部５と接地の間には抵抗Ｒb が接続され、出力部３
は演算増幅器１の内部の抵抗Ｒa に接続されている。さ
らに抵抗Ｒa は演算増幅器１の内部の容量Ｃa を介して
接地されている。抵抗Ｒa は薄膜抵抗で、容量Ｃa はＭ
ＯＳ容量でそれぞれ形成されている。
説明する。図１は本発明による増幅回路の第１の実施例
を示す回路図である。演算増幅器１の負入力部４と入力
端子２との間には抵抗Ｒs が、出力部３と負入力部３と
の間には抵抗Ｒf が接続されている。演算増幅器1 の正
入力部５と接地の間には抵抗Ｒb が接続され、出力部３
は演算増幅器１の内部の抵抗Ｒa に接続されている。さ
らに抵抗Ｒa は演算増幅器１の内部の容量Ｃa を介して
接地されている。抵抗Ｒa は薄膜抵抗で、容量Ｃa はＭ
ＯＳ容量でそれぞれ形成されている。
【０００７】演算増幅器１の内部に形成される容量Ｃa
は一方が接地されており、等価的に負荷容量と見なされ
る。この容量Ｃa を実際の演算増幅器１の出力部に形成
される負荷容量Ｃb より小さい値にすることにより、ピ
ーキングを抑えることができる。さらに容量Ｃa の他方
に接続された抵抗Ｒa と演算増幅器１の出力部３に形成
される負荷容量Ｃb とからピーキング補償用のＣＲ（容
量抵抗）が形成され、ピーキングを抑えられる。図９に
本実施例の場合の周波数特性を破線で示してある。図３
は図１の演算増幅器１の内部に形成されるＣＲ部のパタ
ーンレイアウト上の平面図である。図２の容量Ｃa が数
ＰＦであれば、マスクレイアウト上の面積の増大を招く
ことはない。
は一方が接地されており、等価的に負荷容量と見なされ
る。この容量Ｃa を実際の演算増幅器１の出力部に形成
される負荷容量Ｃb より小さい値にすることにより、ピ
ーキングを抑えることができる。さらに容量Ｃa の他方
に接続された抵抗Ｒa と演算増幅器１の出力部３に形成
される負荷容量Ｃb とからピーキング補償用のＣＲ（容
量抵抗）が形成され、ピーキングを抑えられる。図９に
本実施例の場合の周波数特性を破線で示してある。図３
は図１の演算増幅器１の内部に形成されるＣＲ部のパタ
ーンレイアウト上の平面図である。図２の容量Ｃa が数
ＰＦであれば、マスクレイアウト上の面積の増大を招く
ことはない。
【０００８】図２は本発明による増幅回路の第２の実施
例を示す回路図である。演算増幅器１の内部に容量Ｃc
が形成され、容量Ｃc の一方が接地され他方が並列接続
された容量Ｃd と抵抗Ｒc の接続点に接続されている。
容量Ｃd と抵抗Ｒc の他方の接続点は演算増幅器１の出
力部３の負荷容量Ｃb に接続されている。
例を示す回路図である。演算増幅器１の内部に容量Ｃc
が形成され、容量Ｃc の一方が接地され他方が並列接続
された容量Ｃd と抵抗Ｒc の接続点に接続されている。
容量Ｃd と抵抗Ｒc の他方の接続点は演算増幅器１の出
力部３の負荷容量Ｃb に接続されている。
【０００９】図４は図２の容量Ｃc の一方が、並列接続
された容量Ｃd と抵抗Ｒc の接続部の一方に接続された
半導体集積回路を示す断面図である。この実施例のＣＲ
部分は半導体基板内のエピタキシャル成長層１６が絶縁
拡散領域１５，１７内に形成され、さらに電極９が形成
され、容量Ｃとなる絶縁膜１４を介して抵抗Ｒが形成さ
れている。接続端子６は容量の一方の電極９ともう一方
の電極１０に接続され、さらに電極１０は薄膜抵抗１１
の一方に接続され、薄膜抵抗１１の他方は電極１２に接
続されている。また、接続端子７，８は金属皮膜で形成
された電極１０，１２を介して薄膜抵抗のそれぞれの端
部に接続されている。電極９の上には絶縁膜１３，１４
が形成され、その上に電極１０，１２と薄膜抵抗１１が
形成されることにより電極９と電極１０の間にＭＯＳ容
量Ｃｏ，電極９と薄膜抵抗１１との間にＣ1 ，Ｃ2 〜Ｃ
n ，電極９と電極１２の間にＣ n＋1 がそれぞれ構成さ
れている。
された容量Ｃd と抵抗Ｒc の接続部の一方に接続された
半導体集積回路を示す断面図である。この実施例のＣＲ
部分は半導体基板内のエピタキシャル成長層１６が絶縁
拡散領域１５，１７内に形成され、さらに電極９が形成
され、容量Ｃとなる絶縁膜１４を介して抵抗Ｒが形成さ
れている。接続端子６は容量の一方の電極９ともう一方
の電極１０に接続され、さらに電極１０は薄膜抵抗１１
の一方に接続され、薄膜抵抗１１の他方は電極１２に接
続されている。また、接続端子７，８は金属皮膜で形成
された電極１０，１２を介して薄膜抵抗のそれぞれの端
部に接続されている。電極９の上には絶縁膜１３，１４
が形成され、その上に電極１０，１２と薄膜抵抗１１が
形成されることにより電極９と電極１０の間にＭＯＳ容
量Ｃｏ，電極９と薄膜抵抗１１との間にＣ1 ，Ｃ2 〜Ｃ
n ，電極９と電極１２の間にＣ n＋1 がそれぞれ構成さ
れている。
【００１０】薄膜抵抗１１（Ｒ1 ，Ｒ2 〜Ｒn ）とＭＯ
Ｓ容量Ｃ0 ，Ｃ1 ，Ｃ2 〜Ｃn ，Ｃn＋1 からは図５に
示すような分布定数回路が形成されることになる。図５
において、電極９と電極１０が接続され、電極１０と薄
膜抵抗１１が接続さ、さらに薄膜抵抗１１と電極１２に
接続されることにより、図６に示すような容量Ｃ0 ，抵
抗Ｒe と容量Ｃf が並列になる等価回路で表すことがで
きる。この等価回路は図２の演算増幅器１の内部に形成
されたＣＲ部分の構成と同様である。
Ｓ容量Ｃ0 ，Ｃ1 ，Ｃ2 〜Ｃn ，Ｃn＋1 からは図５に
示すような分布定数回路が形成されることになる。図５
において、電極９と電極１０が接続され、電極１０と薄
膜抵抗１１が接続さ、さらに薄膜抵抗１１と電極１２に
接続されることにより、図６に示すような容量Ｃ0 ，抵
抗Ｒe と容量Ｃf が並列になる等価回路で表すことがで
きる。この等価回路は図２の演算増幅器１の内部に形成
されたＣＲ部分の構成と同様である。
【００１１】図７は図６のＣＲ部分の構成がマスクレイ
アウト上に形成されたパターンレイアウトの平面図であ
る。ＣＲ部分はマスクレイアウト上同一アイソレーショ
ンに抵抗Ｒd ，容量Ｃd および容量Ｃe を構成すること
ができ、容量Ｃd および容量Ｃe が数ＰＦであれば、素
子数は多くなるがマスクレイアウトの面積の増大を招く
ことはなく構成することができる。
アウト上に形成されたパターンレイアウトの平面図であ
る。ＣＲ部分はマスクレイアウト上同一アイソレーショ
ンに抵抗Ｒd ，容量Ｃd および容量Ｃe を構成すること
ができ、容量Ｃd および容量Ｃe が数ＰＦであれば、素
子数は多くなるがマスクレイアウトの面積の増大を招く
ことはなく構成することができる。
【００１２】
【発明の効果】以上、説明したように本発明による増幅
回路はピーキング補償用のＣＲ（容量抵抗）を半導体集
積回路にＭＯＳ容量と薄膜抵抗で構成することにより、
精度よく形成でき外部部品を不要にする。これによって
基板上の実装面積を縮小できコストの面でも有利になる
という効果がある。
回路はピーキング補償用のＣＲ（容量抵抗）を半導体集
積回路にＭＯＳ容量と薄膜抵抗で構成することにより、
精度よく形成でき外部部品を不要にする。これによって
基板上の実装面積を縮小できコストの面でも有利になる
という効果がある。
【図１】本発明による増幅回路の第１の実施例を示す回
路図である。
路図である。
【図２】本発明による増幅回路の第２の実施例を示す回
路図である。
路図である。
【図３】図１の演算増幅器内部のＣＲ部のパターンレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図４】図２の演算増幅器内部のＣＲ部を示す断面図で
ある。
ある。
【図５】図４の演算増幅器内部のＣＲ部の等価回路図で
ある。
ある。
【図６】図５の等価回路を書き直した等価回路図であ
る。
る。
【図７】図５のパターンレイアウトを示す平面図であ
る。
る。
【図８】従来の増幅回路の構成例を示す回路図である。
【図９】図８の増幅回路の動作を説明するための周波数
特性図である。
特性図である。
１…演算増幅器 ２…入力端子 ３…出力部 ４…負入力部 ５…正入力部 ６，７，８…端子 ９，１０，１２…電極 １３，１４…絶縁膜 １５，１７…絶縁拡散領域 １６…エピタキシャル成長層 Ｒ1 ，Ｒ2 〜Ｒn ，Ｒａ，Ｒｂ，Ｒｃ，Ｒe ，Ｒs ，Ｒ
f …薄膜抵抗 Ｒd …抵抗 Ｃ0 ，Ｃ1 ，Ｃ2 〜Ｃn ，Ｃ n＋1 ，Ｃa ，Ｃc ，Ｃd
，Ｃf …ＭＯＳ容量 Ｃb …負荷容量 Ｃe …容量
f …薄膜抵抗 Ｒd …抵抗 Ｃ0 ，Ｃ1 ，Ｃ2 〜Ｃn ，Ｃ n＋1 ，Ｃa ，Ｃc ，Ｃd
，Ｃf …ＭＯＳ容量 Ｃb …負荷容量 Ｃe …容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H03F 1/42
Claims (2)
- 【請求項１】 演算増幅器と、第１の入力端子と前記演
算増幅器の負入力部との間に接続された第１の抵抗と、
前記演算増幅器の出力部と負入力部との間に接続された
第２の抵抗と、前記演算増幅器の出力部に接続された第
３の抵抗と、前記第３の抵抗と接地の間に接続された第
１の容量と、前記演算増幅器の正入力部と接地との間に
接続された第４の抵抗よりなる増幅回路において、 前記第１の容量はＭＯＳ容量で構成し、 前記第３の抵抗は薄膜抵抗で構成したことを特徴とする
増幅回路。 - 【請求項２】 前記第３の抵抗に並列に第２の容量を接
続し、 前記第２の容量をＭＯＳ容量で構成したことを特徴とす
る請求項１記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025492A JP2758773B2 (ja) | 1992-02-19 | 1992-02-19 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7025492A JP2758773B2 (ja) | 1992-02-19 | 1992-02-19 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235273A JPH05235273A (ja) | 1993-09-10 |
| JP2758773B2 true JP2758773B2 (ja) | 1998-05-28 |
Family
ID=13426241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7025492A Expired - Lifetime JP2758773B2 (ja) | 1992-02-19 | 1992-02-19 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758773B2 (ja) |
-
1992
- 1992-02-19 JP JP7025492A patent/JP2758773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235273A (ja) | 1993-09-10 |
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