JPH04171974A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算回路に関し、特に帰還部がＣＲ（容量抵抗
）で構成された増幅回路に関する。

〔従来の技術〕

従来、位相補償を含む増幅回路として、第５図に示す回
路が知られている。第５図において、演算増幅器１０の
負入力部と入力端子１１との間には抵抗Ｒｓが、出力部
と負入力部との間には抵抗Ｒｆ及び容量Ｃ１が接続され
、そして、前記演算増幅器１０の正入力から抵抗Ｒ１を
介して接地されている。そして前記抵抗Ｒ１及び容量Ｃ
ｆは、各々別々に構成されている。

〔発明が解決しようとする課題〕

前述した従来の演算増幅器１０を用いて構成した増幅回
路では、帰還抵抗Ｒｒが薄膜抵抗で構成され、並列に接
続される位相補償用の容量Ｃｒが、ＭＯ８容量で構成さ
れている。このため、帰還抵抗Ｒｔを大きくしようとす
るとき、マスクレイアウト上面積が大きくなるという欠
点がある。

ここで、抵抗値及び容量値は以下に示す式で得られる。

薄膜抵抗で構成される帰還抵抗Ｒ１は、抵抗長Ｌ　ｃ　
を抵抗幅Ｗ　ｃ　＋面積抵抗率ρ６゜及びコーナー数Ｎ
でコーナーの全抵抗値は０．５Ｎρ８゜とすると、次式
となる。

Ｒ，＝ρｓｃ”　　（Ｌ　ｃ　＋０．５　Ｎ　・Ｗｃ）
　／Ｗｅ・・・（１） また、容量Ｃ１は面積Ａ及び単位容量Ｃより、次式とな
る。

Ｃ，＝Ｃ＠Ａ　　　　　　　　　　　　　　　　・・・
（２）例えば帰還抵抗Ｒｅ　”　１００１（Ω、容量Ｃ
ｒ　＝４ｐＦ、薄膜抵抗成分がシリコンクロムの場合９
面積抵抗率１．５　ｋΩ／口、単位容ｆｆ１５．３　Ｘ
　１０−’ｐ　Ｆ／μｍ２とすると、第６図に示すよう
に、横方向Ｘ　２　＝　２１５　ｕ　ｍ　＋縦方向Ｙ　
２　＝　１６Ｅｉ　ａ　ｍとなり、面積は次のように大
きな面積になる。

面積Ｘ２　”　Ｙ２　”３５８９０１１　ｍ２””（３
）尚、第６図の半導体基板上の平面図において、抵抗Ｒ
，と絶縁拡散領域８，９内の容量Ｃ２のパターンレイア
ウトが示されており、双方は接続端子１２．１３間に、
並列接続されている。

本発明の目的は、前記問題点を解決し、小面積でＲ，Ｃ
を構成できるようにした増幅回路を提供することにある
。

〔発明が解決しようとする課題〕

本発明の増幅回路の構成は、演算増幅器と、第１の入力
端子と前記演算増幅器の負入力部との間に接続された第
１の抵抗と、前記演算増幅器の出力部と負入力部との間
に接続された第２の抵抗と、前記第２の抵抗に並列に接
続された位相補償用の容量と、前記演算増幅器の正入力
から第３の抵抗を介して接地されている増幅回路におい
て、前記容量を構成する一方の電極を薄膜抵抗で構成し
、前記電極ともう一方の電極とを接続したことを特徴と
する。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の増幅回路の断面図である。

第１図において、本実施例のＲＣ部分は、半導体基板内
のエピタキシャル成長層５が、絶縁拡散領域８，９内に
形成され、さらに共通電極３が形成され、Ｃとなる絶縁
膜７を介してＲが形成されている。

本実施例は、接続端子１が容量の共通電極３と薄膜抵抗
４の一方に接続されている。

また、接続端子２は薄膜抵抗で構成されている電極４の
他方に接続されている。共通電極３の上には絶縁膜６，
７が形成され、その上に薄膜抵抗４が形成されることに
より、薄膜抵抗４と共通電極３との間にＭＯ８容量Ｃ８
ｒ　ｃｔ　Ｉ　Ｃ２ｔ・・・Ｃ，、Ｃｆｉ＋□が構成さ
れている。そして、薄膜抵抗（Ｒ，、Ｒ２、・−Ｒｆｉ
）４とＭＯ５容量Ｃ６゜・・・１ｃｆｌ＋□とから、第
２図に示すような分布定数回路が構成されることになる
。第２図において、接続端子１は共通電極３と薄膜抵抗
４の一方に接続されていることにより、第３図に示すよ
うな抵抗Ｒと容量Ｃが並列となる等価回路で表わすこと
ができる。

そして、従来例と同様の帰還抵抗Ｒ，＝１００にΩ、容
量Ｃｒ　＝４ｐＦ、面積抵抗率１．５１（Ω／口、単位
容量５．３　Ｘ　１０−’１）　Ｆ　／　μｍ２．及び
横方向Ｘ１＝２１５μｍとすると、第４図に示すように
、縦方向Ｙ、＝１２５μｍとなり、次式となる。

面積Ｘ　１”　Ｙ　１＝　２６８７５　μｍ２．、、　
（４）以上の結果より、従来例に比べ本実施例の面積は
、前記式（４）÷（３）より、面積比＝Ｘ１・Ｙｌ／　
Ｘ　２・Ｙ２＝０．７５となり、面積は従来に比べ０．
７５に縮小できる。又、抵抗値が小さく相対精度が必要
な時は、抵抗幅が大きくなり抵抗の面積が大きくなり、
より有効的である。

尚、第４図において、絶縁拡散領域８，９上に、電極４
が形成され、外部へ伸びる接続端子１．２が形成される
。

〔発明の効果〕 以上説明したように、本発明は、容量の一方の電極を薄
膜抵抗で構成し、前記電極のもう一方の電極を接続する
ことにより、マスクレイアウト上同一アイソレーション
に抵抗と容量を構成することができ、マスクレイアウト
の面積を減少することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の増幅回路を示す断面図、第
２図、第３図はいずれも第１図の等価回路を示す回路図
、第４図は第３図のパターンレイアウトを示す平面図、
第５図は増幅回路の構成を示す回路図、第６図は従来例
のパターンレイアウトを示す平面図である。 １．２，１２．１３・・・接続端子、３・・・共通電極
、４・・・電極、５・・・エピタキシャル成長層、６゜
７・・・絶縁膜、８，９・・・絶縁拡散領域、１０・・
・演算増幅器、ｔ　ｉ−・・入力端子、ＲＳ　＋　Ｒｒ
　＋　Ｒａ　＋　Ｒ１＋　Ｒ２＋Ｒ，・・・薄膜抵抗、
Ｃｆ　ＨＣＯ＋　Ｃ１＋　Ｃ２１Ｃｎ　＋　Ｃ７１＋　
１　・・”ＭＯ８容量。

Claims (1)

【特許請求の範囲】
1. 　演算増幅器と、第１の入力端子と前記演算増幅器の負
   入力部との間に接続された第１の抵抗と、前記演算増幅
   器の出力部と負入力部との間に接続された第２の抵抗と
   、前記第２の抵抗に並列に接続された容量と、前記演算
   増幅器の正入力から第３の抵抗を介して接地された増幅
   回路において、前記容量を構成する一方の電極を薄膜抵
   抗で構成し、前記電極と他方の電極とを接続したことを
   特徴とする増幅回路。