JPS626702Y2 - - Google Patents
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- JPS626702Y2 JPS626702Y2 JP1614980U JP1614980U JPS626702Y2 JP S626702 Y2 JPS626702 Y2 JP S626702Y2 JP 1614980 U JP1614980 U JP 1614980U JP 1614980 U JP1614980 U JP 1614980U JP S626702 Y2 JPS626702 Y2 JP S626702Y2
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- capacitive element
- capacitive
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- capacitance
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- Expired
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- 239000000758 substrate Substances 0.000 claims description 7
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Description
【考案の詳細な説明】
本考案は半導体容量素子にかかり、とくに半導
体基板上に構成された、複数個の容量素子間の容
量比の誤差を少なくした半導体容量素子に関す
る。
体基板上に構成された、複数個の容量素子間の容
量比の誤差を少なくした半導体容量素子に関す
る。
近年になり、金属・酸化膜・半導体（以下に
MOSと略す）技術は、製造技術および回路設計
技術の長足の進歩に伴ない、応用分野の拡大が急
速に進んでいる。その一例として、従来アナログ
信号処理プロセスとして、膜抵抗素子、膜容量素
子および能動素子（例えば演算増幅器等）を用い
て能動CRフイルタで実現していた分野において
も、MOS技術を用いて容易に実現し得る容量素
子と、アナログスイツチを組み合せ等価的に抵抗
素子を実現し、これとMOS容量素子と演算増幅
器を組合せたスイツチド・キヤパシタ・フイルタ
（Swiched Capacitor Filter；以下にSCFと略
す）技術により等価なアナログ信号処理プロセス
を実現するにいたつている。
MOSと略す）技術は、製造技術および回路設計
技術の長足の進歩に伴ない、応用分野の拡大が急
速に進んでいる。その一例として、従来アナログ
信号処理プロセスとして、膜抵抗素子、膜容量素
子および能動素子（例えば演算増幅器等）を用い
て能動CRフイルタで実現していた分野において
も、MOS技術を用いて容易に実現し得る容量素
子と、アナログスイツチを組み合せ等価的に抵抗
素子を実現し、これとMOS容量素子と演算増幅
器を組合せたスイツチド・キヤパシタ・フイルタ
（Swiched Capacitor Filter；以下にSCFと略
す）技術により等価なアナログ信号処理プロセス
を実現するにいたつている。
SCFについては、例えばJ.T.CAVES，M.A.
COPELAND，C.F.RAHIM，S.D.ROSEN−
BAUMによるIEEE J.of SSC Vol.SC−12，No.
６，pp592−599に開示されている“Sam−pled
Analog Filtering Using SwitchedCapacitors
as Resistor Equivalents”と題する論文に詳細
な解析がなされている。
COPELAND，C.F.RAHIM，S.D.ROSEN−
BAUMによるIEEE J.of SSC Vol.SC−12，No.
６，pp592−599に開示されている“Sam−pled
Analog Filtering Using SwitchedCapacitors
as Resistor Equivalents”と題する論文に詳細
な解析がなされている。
上記論文に開示されている如く、容量素子とア
ナログ・スイツチと演算増幅器によりSCF技術
を用いたアナログ信号処理プロセスを実現するに
は、利得周波数特性の劣化原因として容量素子間
の相対精度が最大項となる。
ナログ・スイツチと演算増幅器によりSCF技術
を用いたアナログ信号処理プロセスを実現するに
は、利得周波数特性の劣化原因として容量素子間
の相対精度が最大項となる。
従来、容量素子間の相対精度を向上する手法と
して、単位容量素子を複数個、並列または直列に
電気的導通手段を用いて相互接続を行なうことが
広く知られている。これは、製造プロセス変動に
伴なう容量素子の容量値変動は、容量素子を構成
する単位容量素子間で均一に生起すると考えられ
るため、容量素子間の相対精度は劣化しない理由
による。すなわち、容量素子を構成する金属電極
のエツチングの誤差、酸化膜膜厚の誤差等は全て
の単位容量素子に均一に生ずるため、容量素子間
の相対精度劣化とはならない。
して、単位容量素子を複数個、並列または直列に
電気的導通手段を用いて相互接続を行なうことが
広く知られている。これは、製造プロセス変動に
伴なう容量素子の容量値変動は、容量素子を構成
する単位容量素子間で均一に生起すると考えられ
るため、容量素子間の相対精度は劣化しない理由
による。すなわち、容量素子を構成する金属電極
のエツチングの誤差、酸化膜膜厚の誤差等は全て
の単位容量素子に均一に生ずるため、容量素子間
の相対精度劣化とはならない。
しかしながら、デジタル・アナログ変換器やア
ナログ・デジタル変換器の如く、単位容量素子を
並列または直列接続して容量素子間の相対精度を
確保すれば良いのに対し、SCFにおいては容量
素子間の容量比が、整数倍または整数の逆数倍に
ならないことが多い。これは、SCFにおいて容
量素子間の容量比で重要な利得周波数特性を決め
ているためである。
ナログ・デジタル変換器の如く、単位容量素子を
並列または直列接続して容量素子間の相対精度を
確保すれば良いのに対し、SCFにおいては容量
素子間の容量比が、整数倍または整数の逆数倍に
ならないことが多い。これは、SCFにおいて容
量素子間の容量比で重要な利得周波数特性を決め
ているためである。
このため、SCFにおいては、単位容量素子だ
けを使用して容量比を決めることが困難となり、
単位容量素子と形状の異なる容量素子も使用しな
ければならないため、この異なる容量素子での容
量比の劣化がさけられなかつた。
けを使用して容量比を決めることが困難となり、
単位容量素子と形状の異なる容量素子も使用しな
ければならないため、この異なる容量素子での容
量比の劣化がさけられなかつた。
本考案は前記欠点を改善し、製造プロセス変動
に伴なう容量素子間の容量の相対精度を向上した
半導体容量素子を提供するものである。
に伴なう容量素子間の容量の相対精度を向上した
半導体容量素子を提供するものである。
すなわち本考案の半導体容量素子は同一半導体
基板上に形成された複数個の半導体容量素子にお
いて、単位容量素子の取り出し部および単位容量
素子の角部を45度とし、複数個の単位容量素子を
電気的導通手段で相互接続して単一の容量素子を
構成し、複数個の半導体容量素子間の容量比を所
定とするため、少なくとも１個の単位容量素子の
少なくとも１個の角部を他の角部と異なる面積に
45度となしたことを特徴とする。
基板上に形成された複数個の半導体容量素子にお
いて、単位容量素子の取り出し部および単位容量
素子の角部を45度とし、複数個の単位容量素子を
電気的導通手段で相互接続して単一の容量素子を
構成し、複数個の半導体容量素子間の容量比を所
定とするため、少なくとも１個の単位容量素子の
少なくとも１個の角部を他の角部と異なる面積に
45度となしたことを特徴とする。
以下に図を用いて本考案の実施例を詳細に説明
する。
する。
第１図は本考案に使用する単位容量素子の説明
図である。
図である。
第１図ａは単位容量素子の平面図、第１図ｂは
単位容量素子の第１図ａにおけるXX′断面におけ
る断面図をそれぞれ示す。
単位容量素子の第１図ａにおけるXX′断面におけ
る断面図をそれぞれ示す。
第１図は、一導電形半導体基板６上に酸化膜７
を形成後、膜状導体２を形成し、その上部に単位
容量素子部の膜厚が薄くなつた酸化膜５が形成さ
れている。酸化膜５の上に薄く金属導体１を形成
したMOS単位容量素子８の説明図である。
を形成後、膜状導体２を形成し、その上部に単位
容量素子部の膜厚が薄くなつた酸化膜５が形成さ
れている。酸化膜５の上に薄く金属導体１を形成
したMOS単位容量素子８の説明図である。
前記MOS単位容量素子の製造プロセスは様々
な方法が用いられているが、その一例を以下に説
明する。
な方法が用いられているが、その一例を以下に説
明する。
まず、半導体基板６を熱酸化し、主面に酸化膜
７を形成する。次に膜状導体（例えば多結晶シリ
コン等）を被着した後、選択エツチングし膜状導
体２を形成する。熱酸化による酸化膜形または酸
化膜を被着後、選択エツチングし、再び均一な酸
化膜を形成し酸化膜５を形成する。酸化膜５上に
薄く金属を被着した後、選択エツチングして残す
ことにより金属電極１を形成し、領域１と５と２
の間にMOS単位容量素子８を形成する。金属電
極１は、各取り出し部３および各角部４を約45度
の角度にしていることにより、選択エツチング時
の製造誤差が各取り出し部３と各角部４で相殺さ
れるため、単位容量素子８間の相対精度の誤差と
なることが少ない。
７を形成する。次に膜状導体（例えば多結晶シリ
コン等）を被着した後、選択エツチングし膜状導
体２を形成する。熱酸化による酸化膜形または酸
化膜を被着後、選択エツチングし、再び均一な酸
化膜を形成し酸化膜５を形成する。酸化膜５上に
薄く金属を被着した後、選択エツチングして残す
ことにより金属電極１を形成し、領域１と５と２
の間にMOS単位容量素子８を形成する。金属電
極１は、各取り出し部３および各角部４を約45度
の角度にしていることにより、選択エツチング時
の製造誤差が各取り出し部３と各角部４で相殺さ
れるため、単位容量素子８間の相対精度の誤差と
なることが少ない。
第２図は本考案の実施例の説明図である。第２
図は容量素子として単位容量素子の容量値に対し
比として約1.97倍の容量値を有する実施例の平面
図である。第２図は第１図と同じ形状の単位容量
素子と、対向する角部２７および２８を単位容量
素子よりも多く45度の角度にして所定の容量比を
得ている。金属電極２１および膜状導体２２間の
酸化膜２５により形成されたMOS容量素子２６
は第１図の容量素子８と同じ構造を有しているた
め、製造プロセス変動に伴なう誤差要因は単位容
量素子８と同じと考えられる。このため容量素子
間の容量比が整数から異なる場合でも相対精度の
優れた容量素子が提供できるため、利得周波数特
性の優れたSCFを提供できる。
図は容量素子として単位容量素子の容量値に対し
比として約1.97倍の容量値を有する実施例の平面
図である。第２図は第１図と同じ形状の単位容量
素子と、対向する角部２７および２８を単位容量
素子よりも多く45度の角度にして所定の容量比を
得ている。金属電極２１および膜状導体２２間の
酸化膜２５により形成されたMOS容量素子２６
は第１図の容量素子８と同じ構造を有しているた
め、製造プロセス変動に伴なう誤差要因は単位容
量素子８と同じと考えられる。このため容量素子
間の容量比が整数から異なる場合でも相対精度の
優れた容量素子が提供できるため、利得周波数特
性の優れたSCFを提供できる。
なお、本考案の実施例としては容量の下部電極
に膜状導体２の場合につき説明を行なつたが、容
量の下部電極として、半導体基板と逆極性の島状
拡散領域を用いることができるのは当業者では公
知であり、本考案の適用範囲内であることはいう
までもない。
に膜状導体２の場合につき説明を行なつたが、容
量の下部電極として、半導体基板と逆極性の島状
拡散領域を用いることができるのは当業者では公
知であり、本考案の適用範囲内であることはいう
までもない。
以上、図を用いて詳細に説明した如く、本考案
を用いれば小さな面積に相対精度の優れた容量素
子が実現でき、安価なMOS集積回路が提供可能
となり応用分野の拡大に非常に有効である。
を用いれば小さな面積に相対精度の優れた容量素
子が実現でき、安価なMOS集積回路が提供可能
となり応用分野の拡大に非常に有効である。
第１図ａは本考案の実施例に使用する単位容量
素子の平面図の説明図、第１図ｂは第１図ａの切
断線Ｘ−X′における断面図、第２図は本考案の
実施例の平面図をそれぞれ示す。 尚、図において、１，２１……金属電極、２，
２２……膜状導体、３，２３……取り出し部、
４，２４……角部、５，７，２５……酸化膜、６
……半導体基板、８，２６……MOS容量素子、
２７，２８……調整用角部である。
素子の平面図の説明図、第１図ｂは第１図ａの切
断線Ｘ−X′における断面図、第２図は本考案の
実施例の平面図をそれぞれ示す。 尚、図において、１，２１……金属電極、２，
２２……膜状導体、３，２３……取り出し部、
４，２４……角部、５，７，２５……酸化膜、６
……半導体基板、８，２６……MOS容量素子、
２７，２８……調整用角部である。
Claims (1)
- 同一の半導体基板上に形成された複数個の単位
容量素子を相互接続して構成される半導体容量素
子において、前記単位容量素子の平面形状におけ
る角部は約45度のテーパが設けられ、かつ少なく
とも１個の前記単位容量素子の少なくとも１個の
角部は他の角部と異なる面積に約45度のテーパと
なつていることを特徴とする半導体容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1614980U JPS626702Y2 (ja) | 1980-02-12 | 1980-02-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1614980U JPS626702Y2 (ja) | 1980-02-12 | 1980-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56119670U JPS56119670U (ja) | 1981-09-11 |
| JPS626702Y2 true JPS626702Y2 (ja) | 1987-02-16 |
Family
ID=29612574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1614980U Expired JPS626702Y2 (ja) | 1980-02-12 | 1980-02-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS626702Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015188178A (ja) * | 2014-03-27 | 2015-10-29 | 日本電信電話株式会社 | 差動増幅器 |
-
1980
- 1980-02-12 JP JP1614980U patent/JPS626702Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56119670U (ja) | 1981-09-11 |
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