JPS6347274B2 - - Google Patents
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- JPS6347274B2 JPS6347274B2 JP1854382A JP1854382A JPS6347274B2 JP S6347274 B2 JPS6347274 B2 JP S6347274B2 JP 1854382 A JP1854382 A JP 1854382A JP 1854382 A JP1854382 A JP 1854382A JP S6347274 B2 JPS6347274 B2 JP S6347274B2
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- Japan
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- thin film
- resistor
- electrode
- interface
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
本発明は、高性能なモノリシツク・アナログ集
積回路を要求される場合に必要となる集積回路の
製造方法に関するものである。
積回路を要求される場合に必要となる集積回路の
製造方法に関するものである。
従来の半導体モノリシツク集積回路の場合抵抗
体は主に拡散抵抗が使用されているが、製造プロ
セス誤差による抵抗値のばらつきや、抵抗温度係
数が大きいなどの欠点があり、高性能なモノリシ
ツク・アナログ集積回路を実現できなかつた。高
性能なアナログ集積回路としては、金属薄膜抵抗
を用いたハイブリツド集積回路があるが、量産性
や集積性などの点で問題がある。
体は主に拡散抵抗が使用されているが、製造プロ
セス誤差による抵抗値のばらつきや、抵抗温度係
数が大きいなどの欠点があり、高性能なモノリシ
ツク・アナログ集積回路を実現できなかつた。高
性能なアナログ集積回路としては、金属薄膜抵抗
を用いたハイブリツド集積回路があるが、量産性
や集積性などの点で問題がある。
本発明は、従来の半導体集積回路製作プロセス
と両立性のある金属薄膜抵抗形成プロセスを開発
することにより、モノリシツク集積回路とハイブ
リツド集積回路の両者の利点をそなえた高性能の
アナログ集積回路を製造することのできる製造方
法を提供しようとするものである。
と両立性のある金属薄膜抵抗形成プロセスを開発
することにより、モノリシツク集積回路とハイブ
リツド集積回路の両者の利点をそなえた高性能の
アナログ集積回路を製造することのできる製造方
法を提供しようとするものである。
以下図面にもとづいて本発明を説明する。
第１図Ａ，Ｂ，Ｃは薄膜抵抗体の製造方法を説
明するための断面図である。第１図Ａにおいて、
半導体基盤１上にはトランジスタ（例えばコレク
タ２、ベース３、エミツタ４で構成している）、
抵抗体、コンデンサなどの素子が通常の集積回路
製作プロセスで作り込まれている。前記半導体基
盤１上に絶縁皮膜５を介してTa2Nを反応性スパ
ツタリングにより形成した後、通常のフオトリソ
グラフイ（以下フオトリソ作業という）により
Ta2Nをパターン形成し抵抗体６を形成する。
明するための断面図である。第１図Ａにおいて、
半導体基盤１上にはトランジスタ（例えばコレク
タ２、ベース３、エミツタ４で構成している）、
抵抗体、コンデンサなどの素子が通常の集積回路
製作プロセスで作り込まれている。前記半導体基
盤１上に絶縁皮膜５を介してTa2Nを反応性スパ
ツタリングにより形成した後、通常のフオトリソ
グラフイ（以下フオトリソ作業という）により
Ta2Nをパターン形成し抵抗体６を形成する。
次にこの上から通常の蒸着装置を用いてAlを
蒸着した後、フオトリソ作業でパターン形成を行
ない、抵抗体６と他の素子とを接続する部分（コ
ンタクト）のAlだけを残し、インターフエイス
電極７を形成する。その後抵抗体６を500℃程度
で熱処理、酸化を行つて抵抗の安定化、抵抗値調
整をはかり、所望の抵抗特性にする。この際前記
インターフエイス電極７で覆われていない領域の
抵抗体は酸化皮膜８ができる。（第１図Ｂ） その後再びAlを蒸着し、フオトリソ作業によ
り各素子を接続するための配線パターン形成を行
なう。（第１図Ｃ）この作業の際、Alエツチング
液が前記インターフエイスAl電極７までエツチ
ングをしてしまうとTa2N抵抗体６の地膚が露出
して信頼性を低下させる恐れがあるため、第２図
に示すように、配線Alパターン９を前記インタ
ーフエイスAl電極７より一回り大きくして、エ
ツチングの際に前記インターフエイスAl電極７
がエツチングされないように工夫している。
蒸着した後、フオトリソ作業でパターン形成を行
ない、抵抗体６と他の素子とを接続する部分（コ
ンタクト）のAlだけを残し、インターフエイス
電極７を形成する。その後抵抗体６を500℃程度
で熱処理、酸化を行つて抵抗の安定化、抵抗値調
整をはかり、所望の抵抗特性にする。この際前記
インターフエイス電極７で覆われていない領域の
抵抗体は酸化皮膜８ができる。（第１図Ｂ） その後再びAlを蒸着し、フオトリソ作業によ
り各素子を接続するための配線パターン形成を行
なう。（第１図Ｃ）この作業の際、Alエツチング
液が前記インターフエイスAl電極７までエツチ
ングをしてしまうとTa2N抵抗体６の地膚が露出
して信頼性を低下させる恐れがあるため、第２図
に示すように、配線Alパターン９を前記インタ
ーフエイスAl電極７より一回り大きくして、エ
ツチングの際に前記インターフエイスAl電極７
がエツチングされないように工夫している。
上記に示した方法は次のような利点を有する。
即ち、従来Ta2N抵抗体の電極として用いられ
ていたNiCr―Ai，Mo―Au等を使わず、集積回
路技術において現在一般に用いられているAlを
使うことによつて、薄膜抵抗体と集積回路とのモ
ノリシツク化が容易になる。
ていたNiCr―Ai，Mo―Au等を使わず、集積回
路技術において現在一般に用いられているAlを
使うことによつて、薄膜抵抗体と集積回路とのモ
ノリシツク化が容易になる。
また抵抗体６と配線Alパターン９との間に配
線Alパターン９より一回り小さいインターフエ
イスAl電極７をもうけることにより、抵抗の安
定化、抵抗値調整が容易に行なわれ、かつ他の素
子との良好なコンタクトを得ることができる。実
際に、インターフエイスAl電極７をもうけない
場合には、配線Alを蒸着する前にコンタクトを
得るために、抵抗表面を覆つた酸化皮膜の一部を
エツチングにより取り除くという困難な工程が必
要になつてしまう。
線Alパターン９より一回り小さいインターフエ
イスAl電極７をもうけることにより、抵抗の安
定化、抵抗値調整が容易に行なわれ、かつ他の素
子との良好なコンタクトを得ることができる。実
際に、インターフエイスAl電極７をもうけない
場合には、配線Alを蒸着する前にコンタクトを
得るために、抵抗表面を覆つた酸化皮膜の一部を
エツチングにより取り除くという困難な工程が必
要になつてしまう。
なお上記に示した方法においては薄膜抵抗体６
としてTa2Nを用いたが、その他の材料を用いる
ことも可能である。また薄膜抵抗体６にセンサ機
能をもたせることもできる。
としてTa2Nを用いたが、その他の材料を用いる
ことも可能である。また薄膜抵抗体６にセンサ機
能をもたせることもできる。
以上述べたように、本発明では、従来の半導体
集積回路製作プロセスと両立性のある金属薄膜抵
抗製作プロセスを開発することにより、モノリシ
ツク集積回路とハイブリツド集積回路の両者の利
点をそなえた高性能なアナログ集積回路の製作を
可能にしている。
集積回路製作プロセスと両立性のある金属薄膜抵
抗製作プロセスを開発することにより、モノリシ
ツク集積回路とハイブリツド集積回路の両者の利
点をそなえた高性能なアナログ集積回路の製作を
可能にしている。
第１図Ａ，Ｂ，Ｃは薄膜抵抗体の形成方法を説
明するための断面図、第２図は第１図Ｃの要部レ
イアウト図で、Ａ―Ａ線は第１図の断面図の一部
に対応する切断面の位置を示している。 １…半導体基盤、５…酸化皮膜、６…Ta2N薄
膜抵抗体、７…インターフエイスAl電極、８…
Ta酸化皮膜、９…配線Al。
明するための断面図、第２図は第１図Ｃの要部レ
イアウト図で、Ａ―Ａ線は第１図の断面図の一部
に対応する切断面の位置を示している。 １…半導体基盤、５…酸化皮膜、６…Ta2N薄
膜抵抗体、７…インターフエイスAl電極、８…
Ta酸化皮膜、９…配線Al。
Claims (1)
- １ 半導体集積回路の表面絶縁皮膜上に薄膜抵抗
体を形成したのちこの薄膜抵抗体上にインターフ
エイスAl電極を形成し、その後熱処理、酸化を
行なつてから前記インターフエイスAl電極を覆
うようにするとともに集積回路表面の所定部分に
Al配線パターンを形成することを特徴とする集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1854382A JPS58135661A (ja) | 1982-02-08 | 1982-02-08 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1854382A JPS58135661A (ja) | 1982-02-08 | 1982-02-08 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135661A JPS58135661A (ja) | 1983-08-12 |
| JPS6347274B2 true JPS6347274B2 (ja) | 1988-09-21 |
Family
ID=11974544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1854382A Granted JPS58135661A (ja) | 1982-02-08 | 1982-02-08 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135661A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244865A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244868A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244866A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| US6732422B1 (en) * | 2002-01-04 | 2004-05-11 | Taiwan Semiconductor Manufacturing Company | Method of forming resistors |
-
1982
- 1982-02-08 JP JP1854382A patent/JPS58135661A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58135661A (ja) | 1983-08-12 |
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