JPS58176963A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58176963A JPS58176963A JP5908382A JP5908382A JPS58176963A JP S58176963 A JPS58176963 A JP S58176963A JP 5908382 A JP5908382 A JP 5908382A JP 5908382 A JP5908382 A JP 5908382A JP S58176963 A JPS58176963 A JP S58176963A
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- polysilicon
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- nitride film
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路として製造される半導体装置に関す
るものである。
るものである。
近年、集積回路技術の発展に伴ない、Ａ／Ｄ変換、Ｄ／
Ａ変換、スイッチド・キアバシタ・フィルタ叫の高性能
アナログ回路を集積回路で実現する要求が強まる中で、
キャパシタの精度を上げることが重要になってき九。
Ａ変換、スイッチド・キアバシタ・フィルタ叫の高性能
アナログ回路を集積回路で実現する要求が強まる中で、
キャパシタの精度を上げることが重要になってき九。
そこで第１図に示すように上部、下部電極ともポリシリ
コンで、電極間に酸化膜と窒化膜を誘電体として挾んだ
形状のキャパシタを形成する場合従来は、第２図（ａ）
〜（ｄ）に示す如く実現されていた。
コンで、電極間に酸化膜と窒化膜を誘電体として挾んだ
形状のキャパシタを形成する場合従来は、第２図（ａ）
〜（ｄ）に示す如く実現されていた。
この例では、まず第２図（ａｌのように酸化膜ｌ上に下
部電極としてポリシリコン層を形成し、レジスト膜１２
ｔ−用いてパターニングして、ポリシリコン電極２を形
成する。次に嬉２図（ｂＪのように該ポリシリコン電極
２上に酸化！ＩＩ３、窒化膜４を形成し、レジスト膜１
ａを用いて、爾２図（Ｃ）のようにポリシリコン電極２
よｐその幅が小さく々るように２化＠４をバターニング
する。その後で、第２図（ｄ）のように上部電極として
ポリシリコン層を形成し、レジス）ｙＩ！１４を用いて
これをパターニングしてポリシリコン電極５ｔ−形成す
る。そして、パターンが微細化するに従い、上記のバタ
ーニングの際にウェット・エツチングに代わり、ドライ
・エツチングが行なわれる様になった。すなわち、従来
は、ホット・リン酸で行なわれていた窒化膜のエツチン
グを、ＣＦ、系のガスを用いて行なうようになった。Ｃ
Ｆ４は、ポリシリコン層を容易にエツチングすることが
出来る。しかしながら、容量を大きくする為には、酸化
＠３、窒化膜４共にその膜厚は薄くしなければならない
。その為、第２図（Ｃ１に示す如く、窒化１ｉｉ！４’
ｔ−パターニングする際、酸化膜３を通してポリシリコ
ン電極２もエツチングされてしまう。
部電極としてポリシリコン層を形成し、レジスト膜１２
ｔ−用いてパターニングして、ポリシリコン電極２を形
成する。次に嬉２図（ｂＪのように該ポリシリコン電極
２上に酸化！ＩＩ３、窒化膜４を形成し、レジスト膜１
ａを用いて、爾２図（Ｃ）のようにポリシリコン電極２
よｐその幅が小さく々るように２化＠４をバターニング
する。その後で、第２図（ｄ）のように上部電極として
ポリシリコン層を形成し、レジス）ｙＩ！１４を用いて
これをパターニングしてポリシリコン電極５ｔ−形成す
る。そして、パターンが微細化するに従い、上記のバタ
ーニングの際にウェット・エツチングに代わり、ドライ
・エツチングが行なわれる様になった。すなわち、従来
は、ホット・リン酸で行なわれていた窒化膜のエツチン
グを、ＣＦ、系のガスを用いて行なうようになった。Ｃ
Ｆ４は、ポリシリコン層を容易にエツチングすることが
出来る。しかしながら、容量を大きくする為には、酸化
＠３、窒化膜４共にその膜厚は薄くしなければならない
。その為、第２図（Ｃ１に示す如く、窒化１ｉｉ！４’
ｔ−パターニングする際、酸化膜３を通してポリシリコ
ン電極２もエツチングされてしまう。
従来では、この影響をなくす為、上部電極のポリクリー
ンと窒化膜のマージンを十分取ることによｐ、下部電極
のポリシリコンがエツチングされても容量の精度に影響
しないようにして来意。仁の為、高集積化、小型化が犠
牲になっていた。
ンと窒化膜のマージンを十分取ることによｐ、下部電極
のポリシリコンがエツチングされても容量の精度に影響
しないようにして来意。仁の為、高集積化、小型化が犠
牲になっていた。
本発明は、この問題を解決し容易に高集積化を可能にす
る半導体装１１１１に提供することである。
る半導体装１１１１に提供することである。
本発明による半導体装置は、誘電体である酸化膜、ｉＩ
化膜で下部電極のポリシリコンを被うことを特徴とする
。
化膜で下部電極のポリシリコンを被うことを特徴とする
。
次に本発明の一実施例１第３図（！１１〜（ｄｌを用い
て説明する。まず、＃！３図（ｍのように酸化膜１上に
ポリシリコン層を形成し、レジスト膜１２を用いて下部
電極のポリシリコン電極２をバターニングする。次にｌ
ｓ２図（ｂ）のように、誘電体の酸化膜３鼠化膜４を形
成し、レジスト膜２３を用いて窒化膜４を第３図（Ｃ）
のように下部電極のポリクリ；ン電極２を被うようにバ
ターニングする。このようにすると、下部ポリシリ・コ
ン電極２の上には酸化１１１３、電化ｓ４、フォト・レ
ジスト２３がある為ポリシリコン電極２は、エツチング
されない０そノミｌ第３９（ｄ）ノｊ ５に上部電極と
してポリシリコン層を形成し、レジスト！［１３を用い
てこれをパターニングしてポリシリコン電極５を形成す
る。
て説明する。まず、＃！３図（ｍのように酸化膜１上に
ポリシリコン層を形成し、レジスト膜１２を用いて下部
電極のポリシリコン電極２をバターニングする。次にｌ
ｓ２図（ｂ）のように、誘電体の酸化膜３鼠化膜４を形
成し、レジスト膜２３を用いて窒化膜４を第３図（Ｃ）
のように下部電極のポリクリ；ン電極２を被うようにバ
ターニングする。このようにすると、下部ポリシリ・コ
ン電極２の上には酸化１１１３、電化ｓ４、フォト・レ
ジスト２３がある為ポリシリコン電極２は、エツチング
されない０そノミｌ第３９（ｄ）ノｊ ５に上部電極と
してポリシリコン層を形成し、レジスト！［１３を用い
てこれをパターニングしてポリシリコン電極５を形成す
る。
すると、下部電極のポリシリコン電極２と上部電極のポ
リシリコン電極５との位置合わせマージンを小さくでき
、高集積化が可能になる。又、＃Ｉ造方法は従来と同様
に□行なうことができる。
リシリコン電極５との位置合わせマージンを小さくでき
、高集積化が可能になる。又、＃Ｉ造方法は従来と同様
に□行なうことができる。
第１図は本発明に係るキャパシターの原理図である。第
２図（ａｔ〜（ｄ）は、従来のキャパシターを形成する
各プロセスでの断面図であシ、第３図（（転）〜（ｄ）
は、本発明実施例により、キャパシタを形成する場合の
各プロセスでの断面図である。 なお図において、１・・・・・・基板酸化膜、２・・・
・・・下部ポリシリコン電極、グ・・・・・・エツチン
グされたポリシリコン電極の部分、３・・・・・・酸化
膜、４・・・・・・窒化膜、５・・・・・・上部ポリシ
リコン電極、１２，１３゜１４．２３・・・・・・フォ
ト・レジスト膜、である。 （１２） （ｂ） （ｄ） 第１閉 第２閉
２図（ａｔ〜（ｄ）は、従来のキャパシターを形成する
各プロセスでの断面図であシ、第３図（（転）〜（ｄ）
は、本発明実施例により、キャパシタを形成する場合の
各プロセスでの断面図である。 なお図において、１・・・・・・基板酸化膜、２・・・
・・・下部ポリシリコン電極、グ・・・・・・エツチン
グされたポリシリコン電極の部分、３・・・・・・酸化
膜、４・・・・・・窒化膜、５・・・・・・上部ポリシ
リコン電極、１２，１３゜１４．２３・・・・・・フォ
ト・レジスト膜、である。 （１２） （ｂ） （ｄ） 第１閉 第２閉
Claims (1)
- 絶縁膜上に第１の多結晶シリコン電極が設けられ、該第
１の多結晶ンリコン電極上に酸化膜と窒化膜とを含んで
構成される絶縁層が設けられ、該絶縁層上に第２の多結
晶シリコン電極が設けられた半導体装置において、該窒
化膜は少なくとも前＾ピ第１の多結晶シリコン１ｊｔ極
を全て橿う形状を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5908382A JPS58176963A (ja) | 1982-04-09 | 1982-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5908382A JPS58176963A (ja) | 1982-04-09 | 1982-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176963A true JPS58176963A (ja) | 1983-10-17 |
Family
ID=13103092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5908382A Pending JPS58176963A (ja) | 1982-04-09 | 1982-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176963A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277589A (en) * | 1975-12-24 | 1977-06-30 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-04-09 JP JP5908382A patent/JPS58176963A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5277589A (en) * | 1975-12-24 | 1977-06-30 | Hitachi Ltd | Semiconductor device |
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