JPS61216456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61216456A JPS61216456A JP5890385A JP5890385A JPS61216456A JP S61216456 A JPS61216456 A JP S61216456A JP 5890385 A JP5890385 A JP 5890385A JP 5890385 A JP5890385 A JP 5890385A JP S61216456 A JPS61216456 A JP S61216456A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体基板に形成された溝の底に素子分離用
の厚い酸化層を、異方性エツチングにより溝に自己整合
して形成された耐酸化性マスクを用いて半導体基板を酸
化するこキにより精度率く形成でき、半導体デバイスの
微細化を可能とする方法を提供する。
の厚い酸化層を、異方性エツチングにより溝に自己整合
して形成された耐酸化性マスクを用いて半導体基板を酸
化するこキにより精度率く形成でき、半導体デバイスの
微細化を可能とする方法を提供する。
本発明は半導体装置の製造方法に係り、特秤半導体基板
に形成された素子分離用の溝、メモリデバイスの情報蓄
積用のトレンチキャパシタの溝、埋込配線用の溝等の溝
底に設ける厚い酸化層の形成方法に関する。
に形成された素子分離用の溝、メモリデバイスの情報蓄
積用のトレンチキャパシタの溝、埋込配線用の溝等の溝
底に設ける厚い酸化層の形成方法に関する。
第３図はメモリデバイスの情報蓄積用のトレンチキャパ
シタの断面図である。
シタの断面図である。
図において、３１は半導体基板、３２はソース、ドレイ
ン領域、およびキャパシタの基板電極で高濃厚の半導体
層１．３３はゲート電極、３４はキャパシタの誘電層で
絶縁層、３５はキャパシタの対向電極で導電層、３６は
キャパシタを形成する溝の底部の厚い絶縁層（酸化層）
である。
ン領域、およびキャパシタの基板電極で高濃厚の半導体
層１．３３はゲート電極、３４はキャパシタの誘電層で
絶縁層、３５はキャパシタの対向電極で導電層、３６は
キャパシタを形成する溝の底部の厚い絶縁層（酸化層）
である。
第４図は埋込配線用の溝底に設けた厚い酸化層の断面斜
視図である。
視図である。
図において、４１は半導体基板、４２は配線層、４３は
絶縁層、４４は埋込配線用の溝底に設けた厚い酸化層で
ある。
絶縁層、４４は埋込配線用の溝底に設けた厚い酸化層で
ある。
これらの溝底に設ける厚い酸化層は、
（１） となりの素子との相互作用を除く、（２）基
板に対する浮遊容量を減少する、等の理由により、各種
デバイスに多用されている。
板に対する浮遊容量を減少する、等の理由により、各種
デバイスに多用されている。
この層は溝底に形成するためリソグラフィ工程の解像度
、位置合わせ精度の問題からデバイスの微細化が困難で
、何等かの改善方法が要望されている。
、位置合わせ精度の問題からデバイスの微細化が困難で
、何等かの改善方法が要望されている。
第２図（１）乃至（３）は従来例による溝底に設ける厚
い酸化層の形成方法を工程順に示す基板断面図である。
い酸化層の形成方法を工程順に示す基板断面図である。
第２図（１）において、半導体基板２１に形成された溝
２２を覆って耐酸化層２３を被着し、通常のりソゲラフ
イエ程により、フォトレジスト２４を塗布後、パターニ
ングして溝２２の部分を開口する。
２２を覆って耐酸化層２３を被着し、通常のりソゲラフ
イエ程により、フォトレジスト２４を塗布後、パターニ
ングして溝２２の部分を開口する。
第２図（２）において、フォトレジスト２４をマスクに
してエツチングし、溝２２の底部の耐酸化層２３を開口
する。
してエツチングし、溝２２の底部の耐酸化層２３を開口
する。
つぎにフォトレジスト２４を除去する。
第２図（３）において、溝底に開口された耐酸化層２３
をマスクにして基板２１を酸化して、厚い酸化層２５を
形成する。
をマスクにして基板２１を酸化して、厚い酸化層２５を
形成する。
溝底に設ける厚い酸化層の形成は、リソグラフィ工程の
解像度に問題があり、また溝に対する位置合わせ余裕を
必要とするため、デバイスの微細化を阻害していた。
解像度に問題があり、また溝に対する位置合わせ余裕を
必要とするため、デバイスの微細化を阻害していた。
上記問題点の解決は、半導体基板（１）上に第１の耐酸
化層（３）を順次被着し、第１の耐酸化層（３）を貫通
して半導体基板（１）に溝（４）を形成する工程と、溝
（４）を覆って第２の耐酸化層（６）を被着し、垂直方
向に優勢な異方性エツチングにより溝（４）の底部の第
２の耐酸化層（６）を除去する工程と、第２の耐酸化層
（６）をマスクにして半導体基板（１）を酸化して、溝
（４）の底部に半導体酸化層（７）を形成する工程とを
含む本発明による半導体装置の製造方法により達成され
る。
化層（３）を順次被着し、第１の耐酸化層（３）を貫通
して半導体基板（１）に溝（４）を形成する工程と、溝
（４）を覆って第２の耐酸化層（６）を被着し、垂直方
向に優勢な異方性エツチングにより溝（４）の底部の第
２の耐酸化層（６）を除去する工程と、第２の耐酸化層
（６）をマスクにして半導体基板（１）を酸化して、溝
（４）の底部に半導体酸化層（７）を形成する工程とを
含む本発明による半導体装置の製造方法により達成され
る。
本発明は、異方性エツチングにより溝に自己整合して形
成された耐酸化性マスクを用いて半導体基板を酸化する
ことにより溝の底に厚い酸化層を精度よく形成するもの
である。
成された耐酸化性マスクを用いて半導体基板を酸化する
ことにより溝の底に厚い酸化層を精度よく形成するもの
である。
第１図（１）乃至（６）は本発明による溝底に設ける厚
い酸化層の形成方法を工程順に示す基板断面図である。
い酸化層の形成方法を工程順に示す基板断面図である。
第１図（１）において、半導体基板１として珪素（Ｓｔ
）基板を用い、この上に厚さ５００人の二酸化珪素（Ｓ
ｉＯ□）層２と、第１の耐酸化層として厚さ１０００人
の窒化珪素（ＳｉＪ＊）層３を順次被着する。
）基板を用い、この上に厚さ５００人の二酸化珪素（Ｓ
ｉＯ□）層２と、第１の耐酸化層として厚さ１０００人
の窒化珪素（ＳｉＪ＊）層３を順次被着する。
つぎに、５ｉＪ４層３と、ＳｉＯ□層２を貫通して、Ｓ
ｔ基板１に溝４を形成する。
ｔ基板１に溝４を形成する。
溝４の形成は通常のりソゲラフイエ程によりバターニン
グされたレジストをマスクにして、リアクティブイオン
エツチング（ＲＩ Ｅ）法を用いて行う。
グされたレジストをマスクにして、リアクティブイオン
エツチング（ＲＩ Ｅ）法を用いて行う。
ＲＩＥの条件は、エツチングガスとして四弗化炭素（Ｃ
Ｆ４）を用い、〜０．Ｉ Ｔｏｒｒに減圧して周波数１
３．５６ＭＨ２の電力をウェハあたり２００賀を印加し
て行う。
Ｆ４）を用い、〜０．Ｉ Ｔｏｒｒに減圧して周波数１
３．５６ＭＨ２の電力をウェハあたり２００賀を印加し
て行う。
第１図（２）において、Ｓｉ基板１上に残ったＳｉ３Ｎ
。
。
層３をマスクにして、ドライ酸素（０□）中で１０００
℃で酸化して、溝４の内部に５ｉ０２層５を形成する。
℃で酸化して、溝４の内部に５ｉ０２層５を形成する。
第１図（３）において、溝４を覆って第２の耐酸化層と
して厚さ１０００人の５ｉＪ４層６を被着する。
して厚さ１０００人の５ｉＪ４層６を被着する。
第１図（４）において、垂直方向に優勢な異方性工ッチ
ングとしてＲＩＥを用い、溝４の底部の５ｉｓＮ４層６
を除去して開口する。
ングとしてＲＩＥを用い、溝４の底部の５ｉｓＮ４層６
を除去して開口する。
ＲＩＨの条件は、第１図（１）における溝４の形成の場
合と同様である。
合と同様である。
第１図（５）において、開口された５ｉ３Ｎａ層６をマ
スクにしてＳｉ基板１をウェット０２中で〜１０００℃
で酸化して、溝４の底部に半導体酸化層としてＳｉ０１
層７を形成する。
スクにしてＳｉ基板１をウェット０２中で〜１０００℃
で酸化して、溝４の底部に半導体酸化層としてＳｉ０１
層７を形成する。
第１図（６）において、５ｉ３Ｎｏ層６、およびＳｉ０
２層５を、それぞれ熱燐酸（Ｈ：＋Ｐ（１＋） 、およ
び弗酸（ＨＦ）を用いて除去して、溝底の厚い酸化層７
の形成工程を終わる。
２層５を、それぞれ熱燐酸（Ｈ：＋Ｐ（１＋） 、およ
び弗酸（ＨＦ）を用いて除去して、溝底の厚い酸化層７
の形成工程を終わる。
以上詳細に説明したように本発明によれば、溝底に設け
る厚い酸化層の形成は溝に自己整合して行われるため、
リソグラフィ工程の解像度に関係なく、また溝に対する
位置合わせ余裕を必要としないため、デバイスの微細化
が可能となる。
る厚い酸化層の形成は溝に自己整合して行われるため、
リソグラフィ工程の解像度に関係なく、また溝に対する
位置合わせ余裕を必要としないため、デバイスの微細化
が可能となる。
第１図（１）乃至（６）は本発明による溝底に設ける厚
い酸化層の形成方法を工程順に示す基板断面図、第２図
（１）乃至（３）は従来例による溝底に設ける厚い酸化
層の形成方法を工程順に示す基板断面図、第３図はメモ
リデバイスの情報蓄積用のトレンチキャパシタの断面図
、 第４図は埋込配線用の溝底に設けた厚い酸化層の断面斜
視図である。 図において、 １は半導体基板でＳｉ基板、 ２はＳｉ０２層、 ３は第１の耐酸化層で５ｉＪｎ層、 ４は溝、 ５はＳｉＯ□層、 ６は第２の耐酸化層でＳｉ、Ｎ、層、 ７は半導体酸化層で厚いＳｉｎ、層 ４１ｂ１ 図 本発明ｔ＝；３溝底ｔｎＭ化層乃形仄 昂１ 図 ρ村挺イヒレ）ｔδフ１Ｌシ仄 不２ ｚ トレン＋キヤへ０ンタの 斯面経１ 第５図 埋込配線 １４ 図
い酸化層の形成方法を工程順に示す基板断面図、第２図
（１）乃至（３）は従来例による溝底に設ける厚い酸化
層の形成方法を工程順に示す基板断面図、第３図はメモ
リデバイスの情報蓄積用のトレンチキャパシタの断面図
、 第４図は埋込配線用の溝底に設けた厚い酸化層の断面斜
視図である。 図において、 １は半導体基板でＳｉ基板、 ２はＳｉ０２層、 ３は第１の耐酸化層で５ｉＪｎ層、 ４は溝、 ５はＳｉＯ□層、 ６は第２の耐酸化層でＳｉ、Ｎ、層、 ７は半導体酸化層で厚いＳｉｎ、層 ４１ｂ１ 図 本発明ｔ＝；３溝底ｔｎＭ化層乃形仄 昂１ 図 ρ村挺イヒレ）ｔδフ１Ｌシ仄 不２ ｚ トレン＋キヤへ０ンタの 斯面経１ 第５図 埋込配線 １４ 図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に第１の耐酸化層（３）を被着し、
該第１の耐酸化層（３）を貫通して該半導体基板（１）
に溝（４）を形成する工程と、 該溝（４）を覆って第２の耐酸化層（６）を被着し、垂
直方向に優勢な異方性エッチングにより該溝（４）の底
部の該第２の耐酸化層（６）を除去する工程と、 該第２の耐酸化層（６）をマスクにして該半導体基板（
１）を酸化して、該溝（４）の底部に半導体酸化層（７
）を形成する工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5890385A JPS61216456A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5890385A JPS61216456A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216456A true JPS61216456A (ja) | 1986-09-26 |
Family
ID=13097758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5890385A Pending JPS61216456A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216456A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
| US5807784A (en) * | 1995-05-30 | 1998-09-15 | Samsung Electronics Co., Ltd. | Device isolation methods for a semiconductor device |
| US6008526A (en) * | 1995-05-30 | 1999-12-28 | Samsung Electronics Co., Ltd. | Device isolation layer for a semiconductor device |
-
1985
- 1985-03-22 JP JP5890385A patent/JPS61216456A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859615A (en) * | 1985-09-19 | 1989-08-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory cell capacitor and method for making the same |
| US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
| US5807784A (en) * | 1995-05-30 | 1998-09-15 | Samsung Electronics Co., Ltd. | Device isolation methods for a semiconductor device |
| US6008526A (en) * | 1995-05-30 | 1999-12-28 | Samsung Electronics Co., Ltd. | Device isolation layer for a semiconductor device |
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