JPS62214638A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62214638A JPS62214638A JP5687886A JP5687886A JPS62214638A JP S62214638 A JPS62214638 A JP S62214638A JP 5687886 A JP5687886 A JP 5687886A JP 5687886 A JP5687886 A JP 5687886A JP S62214638 A JPS62214638 A JP S62214638A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
トレンチアイソレーションにおいてアイソレーション領
域（素子分離領域）と素子形成領域との間の段差を、基
板上に形成した絶縁層に一部サイドエツチング部を形成
する工程を利用して平坦化させる。
域（素子分離領域）と素子形成領域との間の段差を、基
板上に形成した絶縁層に一部サイドエツチング部を形成
する工程を利用して平坦化させる。
本発明は半導体装置の製造方法に係り、特に半導体装置
のアイソレーション領域と素子形成領域との間の平坦化
を図る方法に関する。
のアイソレーション領域と素子形成領域との間の平坦化
を図る方法に関する。
分離不能の状態で一つの固体内に集積されたデバイス要
素間を望ましい形で結線するためには、まず各要素を電
気的に分離（アイソレーション）する必要がある。
素間を望ましい形で結線するためには、まず各要素を電
気的に分離（アイソレーション）する必要がある。
第３図はａｌｌ（）レンチ）のアイソレーション領域ｌ
を有するバイポーラトランジスタの一例を示したもので
あり、Ｐ形基板２、Ｎ“埋込層３、Ｎ１４、Ｎ層（ベー
ス領域）５、Ｐ層（エミッタ領域）６、Ｎ層層（コレク
タ領域）７、ベース電ｐｉ４（Ｂ） 、エミッタ電極（
Ｅ）、コレクタ電極（Ｃ）及び絶縁層１０等からなる。
を有するバイポーラトランジスタの一例を示したもので
あり、Ｐ形基板２、Ｎ“埋込層３、Ｎ１４、Ｎ層（ベー
ス領域）５、Ｐ層（エミッタ領域）６、Ｎ層層（コレク
タ領域）７、ベース電ｐｉ４（Ｂ） 、エミッタ電極（
Ｅ）、コレクタ電極（Ｃ）及び絶縁層１０等からなる。
第２図は第１図のアイソレーション領域１の上方角部（
Ａ部）を拡大して示したものである。従来アイソレーシ
ョン領域ｌは例えばＳｉ基板表面に５ｉＪａ 層ｔａｂ
を形成し、Ｕ溝形成部のＳｉ：＋Ｌ層を次にエツチング
し次にスパッタエツチング等のエツチングによりＳｉ基
板内にｕ７ｍ（トレンチ）を形成した後、溝内表面を熱
酸することにより５ｉＯｚ層ｔａを形成し、得られた基
板全面上及びＵ溝内に多結晶シリコン（ポリシリコン）
９をＣＶＤ法により形成し、次に５ｉＪａ層１０ｂが露
出する迄メカニカル及び／又はケミカルエツチングによ
り平坦に研磨した後全表面を熱酸化することによりＳｉ
Ｏ□ｆ５１ｂを形成することによって完成する。
Ａ部）を拡大して示したものである。従来アイソレーシ
ョン領域ｌは例えばＳｉ基板表面に５ｉＪａ 層ｔａｂ
を形成し、Ｕ溝形成部のＳｉ：＋Ｌ層を次にエツチング
し次にスパッタエツチング等のエツチングによりＳｉ基
板内にｕ７ｍ（トレンチ）を形成した後、溝内表面を熱
酸することにより５ｉＯｚ層ｔａを形成し、得られた基
板全面上及びＵ溝内に多結晶シリコン（ポリシリコン）
９をＣＶＤ法により形成し、次に５ｉＪａ層１０ｂが露
出する迄メカニカル及び／又はケミカルエツチングによ
り平坦に研磨した後全表面を熱酸化することによりＳｉ
Ｏ□ｆ５１ｂを形成することによって完成する。
しかしながら第４図に示した従来の方法では５ｉＪ４層
１０ ｂ ト５ｉＯｚｒＩ！Ｉｌ ｂ ノ境界部（Ｂ部
）で５ｉＯｚ層ｌｂ端Ｃ部がＳｉ３Ｎ、層１０ｔ＋端の
影響を受は距離Ｌ ２が円弧を描くようになる。このた
め５ｉＪｓ層１０ｂを除去した後、更にＳｉ０２層を形
成し平坦化してもＳｉＯ□層ｌｂ＠Ｃ上では平坦化が十
分でなく素子形成領域と素子骨１ｉｉＩｔ領域の間の平
坦性が悪かった。
１０ ｂ ト５ｉＯｚｒＩ！Ｉｌ ｂ ノ境界部（Ｂ部
）で５ｉＯｚ層ｌｂ端Ｃ部がＳｉ３Ｎ、層１０ｔ＋端の
影響を受は距離Ｌ ２が円弧を描くようになる。このた
め５ｉＪｓ層１０ｂを除去した後、更にＳｉ０２層を形
成し平坦化してもＳｉＯ□層ｌｂ＠Ｃ上では平坦化が十
分でなく素子形成領域と素子骨１ｉｉＩｔ領域の間の平
坦性が悪かった。
そこで本発明は素子形成領域と素子分離領域との間の平
坦性を改善することを目的とする。
坦性を改善することを目的とする。
上記問題点は本発明によれば半導体基板上に第１絶縁層
及び第２絶縁層を順次形成し、該第１絶縁層及び第２絶
縁層そして更に基板の一部を除去することによって溝を
形成し、溝内面に露出した面記第１絶縁層のみを一部除
去し、該溝表面を酸化することによって溝内全表面に絶
縁層を形成し、次に溝内及び前記一部除去された絶縁層
部分に多結晶シリコンを充填し、次に充填された多結晶
シリコンの露出表面を酸化して第３の絶縁層を形成する
ことを特徴とする半導体装置の製造方法によって解決さ
れる。
及び第２絶縁層を順次形成し、該第１絶縁層及び第２絶
縁層そして更に基板の一部を除去することによって溝を
形成し、溝内面に露出した面記第１絶縁層のみを一部除
去し、該溝表面を酸化することによって溝内全表面に絶
縁層を形成し、次に溝内及び前記一部除去された絶縁層
部分に多結晶シリコンを充填し、次に充填された多結晶
シリコンの露出表面を酸化して第３の絶縁層を形成する
ことを特徴とする半導体装置の製造方法によって解決さ
れる。
すなわち、本発明によれば溝上端の′Ｉ＠、縁の一部除
去部（サイドエッチ部）を形成することによって溝内に
充填された多結晶シリコンの表面酸化層両端がゆるやか
な傾斜の形状をとることができるため素子形成領域と素
子骨Ｍ領域の間の平坦性をより向上できる。
去部（サイドエッチ部）を形成することによって溝内に
充填された多結晶シリコンの表面酸化層両端がゆるやか
な傾斜の形状をとることができるため素子形成領域と素
子骨Ｍ領域の間の平坦性をより向上できる。
以下本発明の実施例を図面に基づいて説明する。
第１Ａ図ないし第１Ｄ図は本発明の製造方法の一実施例
を説明するための工程断面図である。
を説明するための工程断面図である。
第１Ａ図はシリコン基板ｌ上に約６０００人の厚さの５
ｉＱｚ層１２＆び約２０００人の厚さのＳｉ３Ｎ、層１
３をそれぞれ化学的気相成長（ＣＶ Ｄ）法によって順
次形成した後、ＰＳＧＦ４（図示せず）をマスクとして
Ｓｉ：ＩＬＬ１２３ 、 ＳｉＯ□［１２及びＳｉ基板
をスパッタエツチングにより除去して溝１４（上部のみ
図示）を形成したものである。
ｉＱｚ層１２＆び約２０００人の厚さのＳｉ３Ｎ、層１
３をそれぞれ化学的気相成長（ＣＶ Ｄ）法によって順
次形成した後、ＰＳＧＦ４（図示せず）をマスクとして
Ｓｉ：ＩＬＬ１２３ 、 ＳｉＯ□［１２及びＳｉ基板
をスパッタエツチングにより除去して溝１４（上部のみ
図示）を形成したものである。
次に第１Ｂ図に示すように弗酸によって溝内面に露出し
たＳｉＯ□ｆｆ１１２をサイドエッチし横穴部１５を形
成する。その後熱酸化によりシリコン基板１の溝内表面
にＳｉ０２層Ｉ６を形成するＳｉＯ□層の幅は約３００
０人である。
たＳｉＯ□ｆｆ１１２をサイドエッチし横穴部１５を形
成する。その後熱酸化によりシリコン基板１の溝内表面
にＳｉ０２層Ｉ６を形成するＳｉＯ□層の幅は約３００
０人である。
次に第１Ｃ図に示すように先ず減圧ＣＮＤ法による多結
晶シリコン（以下ポリシリコンと記す）で横穴部１５を
充填する。その後、常圧ＣＶＤ法により分離領域溝内及
びＳｉ３〜４層Ｉ３上にポリシリコン１８を充填、形成
する。
晶シリコン（以下ポリシリコンと記す）で横穴部１５を
充填する。その後、常圧ＣＶＤ法により分離領域溝内及
びＳｉ３〜４層Ｉ３上にポリシリコン１８を充填、形成
する。
その後、第１０図に示すように、メカニカルボリシング
によりポリシリコン１８を上方から除去しＳｉ３Ｎ４Ｍ
１３をストッパーとしてポリシリコンの除去を完了させ
、次に露出しているポリシリコン１８表面を再度熱酸化
させ５ｉＯｚ層２０を形成する。次に５ｉＪａ層１３を
除去し素子形成を行なう。
によりポリシリコン１８を上方から除去しＳｉ３Ｎ４Ｍ
１３をストッパーとしてポリシリコンの除去を完了させ
、次に露出しているポリシリコン１８表面を再度熱酸化
させ５ｉＯｚ層２０を形成する。次に５ｉＪａ層１３を
除去し素子形成を行なう。
第１Ｄ図のＤ部をより詳細に説明するため第２図にその
拡大断面図を示した。
拡大断面図を示した。
第２図に示すように露出しているポリシリコン１８部の
５ｉｎ７層２０の端部２０ａはＳｉ３Ｎ４層１３による
圧縮力を受けながらも横穴部に充填されたポリシリコン
１８ａが酸化されるために横方向にゆるやかな傾斜（Ｅ
）となる。なお５ｉＯｚ層２０の厚さは約６０００人横
穴部の長さＩ５．は約５０００〜６０００人の時Ｅは約
６０００人であった。これは第４図に示した従来例と比
１校しＳｉＯ□％ｆ １ ａの１７さを約６０００人に
した場合Ｌ１の長さはＬｚ（第４図）の長さの約２倍に
なる。
５ｉｎ７層２０の端部２０ａはＳｉ３Ｎ４層１３による
圧縮力を受けながらも横穴部に充填されたポリシリコン
１８ａが酸化されるために横方向にゆるやかな傾斜（Ｅ
）となる。なお５ｉＯｚ層２０の厚さは約６０００人横
穴部の長さＩ５．は約５０００〜６０００人の時Ｅは約
６０００人であった。これは第４図に示した従来例と比
１校しＳｉＯ□％ｆ １ ａの１７さを約６０００人に
した場合Ｌ１の長さはＬｚ（第４図）の長さの約２倍に
なる。
〔発明の効果］
以上説明したように本発明によれば素子分離（アイソレ
ーション）領域と素子形成領域との間で平坦性が改善さ
れ、配線層等に対して段差の影響が少なくなる。
ーション）領域と素子形成領域との間で平坦性が改善さ
れ、配線層等に対して段差の影響が少なくなる。
第１Ａ図ないし第１Ｄ図は本発明の製造方法の一実施例
を説明するための工程断面図であり、第２図は第１Ｄ図
の口部の拡大図であり、第３図はｕ ？ｎのアイソレー
ション領域を有するバイポーラトランジスタの一例であ
り、第４図は本発明の詳細な説明するための断面図であ
る。 １１・・・シリコン基板、 １２，１６．２０・・・
５ｉｆｔ層、１３・・・５ｉＪｎ層、 １５・・・
横穴部、Ｉ８・・・ポリシリコン。 粥１Ｄ図 実施例 第２図 １１・・・シリコン基板 １８・・・ボリンリコン 嘉３図 従来例 第４図
を説明するための工程断面図であり、第２図は第１Ｄ図
の口部の拡大図であり、第３図はｕ ？ｎのアイソレー
ション領域を有するバイポーラトランジスタの一例であ
り、第４図は本発明の詳細な説明するための断面図であ
る。 １１・・・シリコン基板、 １２，１６．２０・・・
５ｉｆｔ層、１３・・・５ｉＪｎ層、 １５・・・
横穴部、Ｉ８・・・ポリシリコン。 粥１Ｄ図 実施例 第２図 １１・・・シリコン基板 １８・・・ボリンリコン 嘉３図 従来例 第４図
Claims (1)
- １、半導体基板上に第１絶縁層及び第２絶縁層を順次形
成し、該第１絶縁層及び第２絶縁層そして更に基板の一
部を除去することによって溝を形成し、溝内面に露出し
た前記第１絶縁層のみを一部除去し、該溝表面を酸化す
ることによって溝内全表面に絶縁層を形成し、次に溝内
及び前記一部除去された絶縁層部分に多結晶シリコンを
充填し、次に充填された多結晶シリコンの露出表面を酸
化して第３の絶縁層を形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5687886A JPS62214638A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5687886A JPS62214638A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214638A true JPS62214638A (ja) | 1987-09-21 |
Family
ID=13039673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5687886A Pending JPS62214638A (ja) | 1986-03-17 | 1986-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214638A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442223A (en) * | 1990-10-17 | 1995-08-15 | Nippondenso Co., Ltd. | Semiconductor device with stress relief |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5598019A (en) * | 1993-04-07 | 1997-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench isolation structure and method of manufacturing the same |
| US6566226B2 (en) | 1998-12-25 | 2003-05-20 | Fujitsu Limited | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
-
1986
- 1986-03-17 JP JP5687886A patent/JPS62214638A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442223A (en) * | 1990-10-17 | 1995-08-15 | Nippondenso Co., Ltd. | Semiconductor device with stress relief |
| US5480832A (en) * | 1991-10-14 | 1996-01-02 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5598019A (en) * | 1993-04-07 | 1997-01-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having trench isolation structure and method of manufacturing the same |
| US6566226B2 (en) | 1998-12-25 | 2003-05-20 | Fujitsu Limited | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
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