JPH05145062A - 単一電子トランジスタの作製法 - Google Patents
単一電子トランジスタの作製法Info
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- JPH05145062A JPH05145062A JP32958091A JP32958091A JPH05145062A JP H05145062 A JPH05145062 A JP H05145062A JP 32958091 A JP32958091 A JP 32958091A JP 32958091 A JP32958091 A JP 32958091A JP H05145062 A JPH05145062 A JP H05145062A
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- Japan
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- electron transistor
- single electron
- insulating film
- conductive material
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Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/7613—Single electron transistors; Coulomb blockade devices
Abstract
(57)【要約】
【目的】 単一電子トランジスタの作製を容易にすると
ともに、単一電子トランジスタを高集積化する。 【構成】 本発明の構造は、絶縁膜２を介して対向する
電極１並びに配線３が分離され、絶縁膜２に開けた開口
部４を介して単一電子トランジスタの接合部を形成す
る。
ともに、単一電子トランジスタを高集積化する。 【構成】 本発明の構造は、絶縁膜２を介して対向する
電極１並びに配線３が分離され、絶縁膜２に開けた開口
部４を介して単一電子トランジスタの接合部を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、単一電子トランジスタ
を高集積で再現性良く作製する方法に関する。
を高集積で再現性良く作製する方法に関する。
【０００２】
【従来の技術】単一電子トランジスタは、容量性の結
合、すなわちコンデンサを通して電子が一個ずつ接合を
通過する現象を利用した素子である。一個の電子の通過
を制御するためには、電子通過に伴うエネルギー変化
と、コンデンサの静電エネルギー変化とが同程度である
こと、およびそれらのエネルギー変化が熱エネルギーよ
りも小さいことが動作条件となる。
合、すなわちコンデンサを通して電子が一個ずつ接合を
通過する現象を利用した素子である。一個の電子の通過
を制御するためには、電子通過に伴うエネルギー変化
と、コンデンサの静電エネルギー変化とが同程度である
こと、およびそれらのエネルギー変化が熱エネルギーよ
りも小さいことが動作条件となる。
【０００３】そのため、コンデンサの容量はできるだけ
小さくし、かつその容量で動作させるために素子を低温
に保たなければならない。
小さくし、かつその容量で動作させるために素子を低温
に保たなければならない。
【０００４】従来、微少な接合面積を持つコンデンサを
形成するために用いられている方法は、図３（ａ），
（ｂ）に示すように基板５の上に基板５から離れた微少
なブリッジ８を作り、これを跨ぐように斜め方向から金
属材料６を蒸着し、金属表面を酸化し、絶縁膜を形成し
た後、斜め反対方向から同様に金属７を蒸着することに
より作製していた。
形成するために用いられている方法は、図３（ａ），
（ｂ）に示すように基板５の上に基板５から離れた微少
なブリッジ８を作り、これを跨ぐように斜め方向から金
属材料６を蒸着し、金属表面を酸化し、絶縁膜を形成し
た後、斜め反対方向から同様に金属７を蒸着することに
より作製していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記方
法によるときには、トランジスタの作製が厄介であり、
ブリッジの作製の再現性に劣るという問題があった。
法によるときには、トランジスタの作製が厄介であり、
ブリッジの作製の再現性に劣るという問題があった。
【０００６】本発明の目的は、ブリッジの作製における
再現性の低さを改善し、かつ単一電子トランジスタによ
る電気回路を容易に実現し、高集積化を達成することに
ある。
再現性の低さを改善し、かつ単一電子トランジスタによ
る電気回路を容易に実現し、高集積化を達成することに
ある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明による単一電子トランジスタの作製法におい
ては、単一電子トランジスタの対向する電極又は配線の
導伝材料層間を、その間に設けた絶縁膜で絶縁し、絶縁
膜に開けた孔を通して導伝材料層間を接合させてキャパ
シタンスを形成するものである。
め、本発明による単一電子トランジスタの作製法におい
ては、単一電子トランジスタの対向する電極又は配線の
導伝材料層間を、その間に設けた絶縁膜で絶縁し、絶縁
膜に開けた孔を通して導伝材料層間を接合させてキャパ
シタンスを形成するものである。
【０００８】
【作用】下層電極と上部電極又は配線となる導伝性材料
層とは、絶縁膜の開口を通して電気的に接続されるもの
であるため、単一電子トランジスタの作製が容易になる
とともに、単一電子トランジスタの高集積化が可能とな
る。
層とは、絶縁膜の開口を通して電気的に接続されるもの
であるため、単一電子トランジスタの作製が容易になる
とともに、単一電子トランジスタの高集積化が可能とな
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明の一実施例を示す図である。
る。図１は、本発明の一実施例を示す図である。
【００１０】まず、下層の電極１並びに配線は、半導体
もしくは絶縁体の基板５上に作製される。この電極なら
びに配線のパターンの作製には、例えば、電極ならびに
配線材料のリフトオフ法、全面に電極ならびに配線材料
を形成した後、光，電子，イオンビーム等によるレジス
ト露光ならびにエッチング処理による方法、もしくは集
束イオンビーム等によるマスクレス直接エッチング法な
どを使用できる。
もしくは絶縁体の基板５上に作製される。この電極なら
びに配線のパターンの作製には、例えば、電極ならびに
配線材料のリフトオフ法、全面に電極ならびに配線材料
を形成した後、光，電子，イオンビーム等によるレジス
ト露光ならびにエッチング処理による方法、もしくは集
束イオンビーム等によるマスクレス直接エッチング法な
どを使用できる。
【００１１】その後、絶縁膜２を全面に形成する。絶縁
膜２の形成後、同様なパターニングならびにエッチング
工程により単一電子トランジスタを形成する接合部を形
成するため、絶縁膜２に開口部４を設ける。この開口部
４の孔の断面積を制御することにより接合断面積を制御
することができる。
膜２の形成後、同様なパターニングならびにエッチング
工程により単一電子トランジスタを形成する接合部を形
成するため、絶縁膜２に開口部４を設ける。この開口部
４の孔の断面積を制御することにより接合断面積を制御
することができる。
【００１２】接合部のキャパシタンスを形成する絶縁膜
２の形成にはいくつかの方法がある。例えば、下層の導
伝性材料自身を酸化する方法、キャパシタンス形成用の
絶縁材料を堆積させる方法などがある。
２の形成にはいくつかの方法がある。例えば、下層の導
伝性材料自身を酸化する方法、キャパシタンス形成用の
絶縁材料を堆積させる方法などがある。
【００１３】その後、上部電極となる導伝性材料層３を
形成する。上部電極も同様なパターニングプロセスによ
り加工する。その後外部に電極を取り出すことにより、
単一電子トランジスタ単体もしくは集積した回路を形成
できる。
形成する。上部電極も同様なパターニングプロセスによ
り加工する。その後外部に電極を取り出すことにより、
単一電子トランジスタ単体もしくは集積した回路を形成
できる。
【００１４】本発明方法は、さらに多層に単一電子トラ
ンジスタを作製することができる。これを図２に示す。
作製要領は、前に述べた方法と同様であり、絶縁膜２を
２層以上設け、これに開口部４を通して各層の導伝性材
料層３を接続したものである。
ンジスタを作製することができる。これを図２に示す。
作製要領は、前に述べた方法と同様であり、絶縁膜２を
２層以上設け、これに開口部４を通して各層の導伝性材
料層３を接続したものである。
【００１５】以上のプロセスは、プレーナプロセスであ
り、従来のＩＣプロセスと整合性がある。他に必要な能
動，受動デバイスを同じ基板上に作製することができ
る。
り、従来のＩＣプロセスと整合性がある。他に必要な能
動，受動デバイスを同じ基板上に作製することができ
る。
【００１６】また下層の配線パターンを形成した後で
も、接合の位置は、上層の配線との間にあけられる孔の
位置によって製作途中での設計変更が可能である。
も、接合の位置は、上層の配線との間にあけられる孔の
位置によって製作途中での設計変更が可能である。
【００１７】
【発明の効果】本発明によれば、従来法によるものと比
較してプロセスの安定性に優れ、高集積化が可能であ
り、単一電子トランジスタの低消費電力，微細性を生か
した集積回路を実現することができる。
較してプロセスの安定性に優れ、高集積化が可能であ
り、単一電子トランジスタの低消費電力，微細性を生か
した集積回路を実現することができる。
【図１】本発明の作製過程の一実施例を示す説明図であ
る。
る。
【図２】本発明の方法で、多層に単一電子トランジスタ
を作製した場合の一実施例を示す説明図である。
を作製した場合の一実施例を示す説明図である。
【図３】本発明を使用しない従来法の作製過程を示す説
明図であり、（ａ）は斜視図、（ｂ）は断面図である。
明図であり、（ａ）は斜視図、（ｂ）は断面図である。
【符号の説明】 １ 単一電子トランジスタの下層電極 ２ 絶縁膜 ３ 上部電極および配線となる導伝性材料層 ４ 開口部 ５ 基板
Claims (1)
- 【請求項１】 単一電子トランジスタの対向する電極又
は配線の導伝材料層間を、その間に設けた絶縁膜で絶縁
し、絶縁膜に開けた孔を通して導伝材料層間を接合させ
てキャパシタンスを形成することを特徴とする単一電子
トランジスタの作製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32958091A JPH05145062A (ja) | 1991-11-18 | 1991-11-18 | 単一電子トランジスタの作製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32958091A JPH05145062A (ja) | 1991-11-18 | 1991-11-18 | 単一電子トランジスタの作製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05145062A true JPH05145062A (ja) | 1993-06-11 |
Family
ID=18222940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32958091A Pending JPH05145062A (ja) | 1991-11-18 | 1991-11-18 | 単一電子トランジスタの作製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05145062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| KR100486696B1 (ko) * | 1998-02-04 | 2006-04-21 | 삼성전자주식회사 | 금속-실리콘산화물을이용한단일전자트랜지스터및그제조방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209183A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ジヨセフソン接合素子の製造方法 |
| JPH03241869A (ja) * | 1990-02-20 | 1991-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 単電子トンネル接合三端子素子 |
-
1991
- 1991-11-18 JP JP32958091A patent/JPH05145062A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58209183A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | ジヨセフソン接合素子の製造方法 |
| JPH03241869A (ja) * | 1990-02-20 | 1991-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 単電子トンネル接合三端子素子 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612233A (en) * | 1994-03-22 | 1997-03-18 | Siemens Aktiengesellschaft | Method for manufacturing a single electron component |
| KR100486696B1 (ko) * | 1998-02-04 | 2006-04-21 | 삼성전자주식회사 | 금속-실리콘산화물을이용한단일전자트랜지스터및그제조방법 |
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