JPH04291730A

JPH04291730A - 半導体装置の製造方法

Info

Publication number: JPH04291730A
Application number: JP5650691A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 1992-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
、より詳しくは、ＳＯＩ（Ｓｉｌｉｃｎ　ｏｎ　Ｉｎｓ
ｕｌａｔｏｒ）基板にラテラルバイポーラトランジスタ
を製造する方法に関する。

【０００２】

【従来の技術】ＳＯＩ基板を用いることによって耐放射
線、浮遊容量の低下での高速化、高集積化などが図れる
ので、ＳＯＩ基板に半導体装置を形成することおよびＳ
ＯＩ基板自身の作製が研究・開発されている（例えば、
古川静二郎：「３次元／ＳＯＩＬＳＩ」、『日経マイク
ロデバイス』、１９８５年７月号、ｎｏ．１，　ｐｐ．
１７５−１９２，泉、大村、大野、中島：「大電流装置
の完成で研究開発に弾みがつく酸素打ち込みＳＯＩ技術
」、『日経マイクロデバイス』、１９８７年３月号、ｎ
ｏ．２１，　ｐｐ．８１９５参照）。

【０００３】また、ＳＯＩ基板を利用して、縦型バイポ
ーラトランジスタを形成することがＪ．Ｃ．Ｓｔｒｕｍ
，　Ｊ．Ｆ．Ｇｉｂｂｏｎｓ　：　Ｖｅｒｔｉｃａｌ　
Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｒｅ　ｉｎ　Ｓｉｌ
ｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ，　ＮＡＶＹ　Ｔ
ＥＣＨＮＩＣＡＬ　ＤＩＳＣＬＯＳＵＲＥ　ＢＵＬＬＥ
ＴＩＯＮ，　Ｖｏｌ．１２，　Ｎｏ．２，　Ｄｅｃｅｍ
ｂｅｒ　１９８６　（Ｎｏ．５２６０）にて提案されて
いる。本発明者はＳＯＩ基板を用いたラテラルバイポー
ラトランジスタを特願平２−２３７８８１号（平成２年
９月７日出願）にて提案した。提案したバイポーラトラ
ンジスタの内でその第２実施例で第３図（ａ）および（
ｂ）に示したものを添付の図１（ａ）および（ｂ）に示
す。このラテラルバイポーラトランジスタは、支持基盤
２６と、、絶縁層２７と、ｐ型の素子形成半導体層２８
とでＳＯＩ基板２５が構成されており、素子形成半導体
層２８の上に中央が肉厚に形成された突起２９ａを有す
るＳｉＯ２などの絶縁膜２９が形成され、さらにその上
に誘導電極３０が形成されている。誘導電極３０の両側
の素子形成半導体層２８には、絶縁層２７に達するｎ＋
　型エミッタコンタクト層３２とｎ＋　型コレクタコン
タクト層３３とが形成されており、また、誘導電極３０
の後方の所にｐ＋　型拡散層（ベースコンタクト層）３
４が形成されている。全体を覆う層間絶縁膜３５に複数
のコンタクトホール３６〜３９が形成されており、これ
らを通して各層にアルミニウム、多結晶シリコンなどよ
りなる電極４０が接続されている。そして、誘導電極３
０に電圧を印加することによって、ｐ型の素子形成半導
体層２８の一部であるベース領域３１の中にかつ薄い絶
縁膜２９の下に、２つの反転層４１が形成され、これら
がエミッタ領域およびコレクタ領域として働く。このよ
うに電界により誘起されたエミッタおよびコレクタを有
しかつ絶縁膜突起２９ａで規定される薄幅のベースを有
するバイポーラトランジスタが提案されている。

【０００４】

【発明が解決しようとする課題】本発明者が提案したラ
テラルバイポーラトランジスタにおいては、反転層を生
じさせることは寄生ＭＯＳトランジスタを必然的に発生
することであり、そのチャンネル抵抗（すなわち、エミ
ッタ抵抗、コレクタ抵抗）が大きいとの改善の余地があ
る。

【０００５】本発明の目的は、提案したラテラルバイポ
ーラトランジスタを改善することであり、生じる反転層
の長さを短くできるバイポーラトランジスタの製造方法
を提供することである。

【０００６】

【課題を解決するための手段】上述の目的が、ＳＯＩ基
板の絶縁層の上に、素子間分離された一導電型半導体層
を形成し、該半導体層を横断するストライプ状の第１絶
縁層を形成し、該第１絶縁層以外の半導体層の上に薄い
第２絶縁層を形成し、全面に導電性層を堆積し、該導電
性層を異方性エッチングしてストライプ状の第１絶縁層
の両側側面にサイドウォール導電性層をかつその引き出
し電極パッド部を形成し、該第１絶縁層とサイドウォー
ル導電性層をマスクとしてイオン注入により反対導電型
領域を半導体層に形成し、全面に層間絶縁層を形成し、
コンタクトホールを開口し、そして、エミッタ電極、コ
レクタ電極、ベース電極および電極パッド部への補助電
極を形成することからなること特徴とする半導体装置の
製造方法によって達成される。

【０００７】

【作用】先に提案したラテラルバイポーラトランジスタ
では、その誘導電極のパターニングが独立したリソグラ
フィ法によって行われている。これに対して本願発明で
は異方性全面エッチングを利用してストライプ状の第１
絶縁層（突起２９ａに相当）の両側側面にサイドウォー
ル状に導電体層を形成するので、独立したリソグラフィ
法を用いることなくストライプ状の第１絶縁層に対して
セルフアライン方式でより細い誘導電極である導電体層
を形成することができる。従って、この細いサイドウォ
ール導電性層の下方に短い反転層を生じさせることがで
きる。

【０００８】

【実施例】以下、添付図面を参照して、本発明の実施態
様例によって本発明を詳細に説明する。図２〜図５は、
本発明に係る半導体装置（電界により誘起されたエミッ
タおよびコレクタを有するラテラルバイポーラトランジ
スタ）の製造工程を説明する半導体装置の概略部分平面
図およびそれぞれの部分断面図であり、次のようにして
製造される。

【０００９】先ず、図２（ｂ）に示すように、ＳＯＩ基
板の支持基板（シリコンウエハー）１を熱酸化して、絶
縁層（ＳｉＯ２層、厚さ１μｍ）２を形成する。この絶
縁層２の上に多結晶シリコンを堆積し、帯域溶融再結晶
化法（ｚｏｎｅ　ｍｅｌｔｉｎｇ　ｒｅｃｒｙｓｔａｌ
ｌｉｚａｔｉｏｎ法）で単結晶化して、素子形成半導体
層（シリコン単結晶層、厚さ０．５μｍ）３を形成する
。このようにしてＳＯＩ基板を得るわけであるが、ＳＩ
ＭＯＸ法（酸素のイオン打ち込みによってシリコン基板
中に埋め込みのＳｉＯ２層を形成し、表面のシリコン層
を活性領域とする方法）や張り合わせ法によってもＳＯ
Ｉ基板を作製することができる。そして、通常のリソグ
ラフィー技術で図２（ａ）に示すような島状の半導体層
３にして、他の同様な島とは素子分離する。なお、この
素子形成半導体層３はその導電型をｐ型にしてある。ｎ
型にすることも可能である。

【００１０】次に、ＣＶＤ法（化学的気相成長法）によ
って絶縁層（例えば、ＳｉＯ２層）を全面に形成し、フ
ォトリソグラフィー法によってパターンニングして、図
３（ａ）および（ｂ）に示すように、半導体層３を横断
するストライプ部分４ａのある第１絶縁層４を形成する
。表出している素子形成半導体層３を熱酸化して薄い第２
絶縁層（ＳｉＯ２層）５を形成する。この第２絶縁層５
の厚さは、半導体層３に所定の反転層を誘起させるため
に、精度良く設定した値（例えば、５０ｎｍ）にする必
要がある。

【００１１】ＣＶＤ法によって導電性層（例えば、多結
晶シリコン層、厚さ０．６μｍ）を全面に形成し、導電
性層を異方性エッチング法で全面エッチングして、図４
（ａ）および（ｂ）に示すように、第１絶縁層４の側壁
にサイドウォール状に導電性層７ａを残す。この異方性
エッチングは、例えば、エッチングガスにＣＦ４　＋Ｏ
２　を用いて、反応性イオンエッチング装置にて行うこ
とができる。このとき、エッチング前に引き出し電極パ
ット部に相当するレジストマスク６を、図４（ａ）に示
すように形成して置いて、その下に引き出し電極パット
部７ｂ〔図５（ａ）〕を形成する。そして、レジストマ
スク６の除去後に、イオン注入を行って、ドナー不純物
（Ａｓ，Ｐなど）を第２絶縁層５を通して素子形成半導
体層３に導入して、ｎ＋　型領域のコレクタコンタクト
領域８ａおよびエミッタコンタクト領域８ｂを形成する
。ストライプ部分４ａを含む第１絶縁層４およびサイド
ウォール導電性層７ａはイオン注入時のマスクとして働
いて、その下の半導体層３をそのままｐ型に保つ。この
残ったｐ型領域がベース領域になる。

【００１２】次に、，ＣＶＤ法によって層間絶縁層（例
えば、ＰＳＧ層、厚さ１μｍ）９〔図５（ｂ）〕を全面
に形成する（なお、図５（ａ）においては省略してある
）。通常のリソグラフィー技術によって、層間絶縁層９
にコレクタ電極用コンタクトホール１０ａ、エミッタ電
極用コンタクトホール１０ｂ、補助電極用コンタクトホ
ール１０ｃおよびベース電極用コンタクトホール１０ｄ
を開口する。なお、ベース電極用コンタクトホール１０
ｄでは第１絶縁層４をも選択エッチングして半導体層３
を表出させる。それから、アルミニウムなどの導体層を
真空蒸着法（あるいは、スパッタリング法）で全面に形
成し、通常のリソグラフィー技術によって所定の配線（
コレクタ電極１１ａ、エミッタ電極１１ｂ、補助電極１
１ｃおよびベース電極１１ｄ）を形成する。このように
してラテラルバイポーラトランジスタを製造することが
できる。

【００１３】製造したバイポーラトランジスタの補助電
極１１ｃを通してサイドウォール導電性層７ａに所定の
電圧を印加すると、導電性層７ａの下方でベース領域（
素子形成半導体層）３の第２絶縁層５側の表面層に反転
層１２ａおよび１２ｂが誘起され、これらがコレクタ領
域１２ａおよびエミッタ領域１２ｂとなる。本発明の場
合には、サイドウォール導電性層７ａとして細い電極と
なっているので、生じる反転層１２ａおよび１２ｂの長
さを短くすることができる。

【００１４】上述した製造方法に対して次のような工程
を採用することも可能である。例えば、ストライプ状部
分４ａを含む第１絶縁層４の形成前に、図６（ａ）に示
すように、素子形成半導体層（シリコン層）３を熱酸化
して薄い第３絶縁層（ＳｉＯ２層）１５を全面に形成す
る。それから、この第３絶縁層１５の上に上述したように第
１絶縁層４を形成する。第１絶縁層４を選択エッチング
する際に、第３絶縁層１５も多少エッチングされてその
厚さにバラツキが生じるので、第３絶縁層１５をエッチ
ング除去する。それから、表出した半導体層３を再度熱
酸化して第２絶縁層（ＳｉＯ２層）５を形成することに
なる。この状態が図３（ｂ）に相当する。

【００１５】導電性層の異方性エッチングの時に、引き
出し電極パッド部に相当するレジストマスクの形状を図
４（ａ）のようにストライプ状部分４ａの一部を覆うよ
うにしているが、図７に示すように、レジストマスク１
６としてストライプ状部分４ａと接するようにすること
もできる。この場合には、ストライプ状部分４ａの上に
パット部が載ることがないので、凹凸の程度が多少改善
できる。

【００１６】異方性エッチングでサイドウォール導電性
層７ａをパターンニングする際に、図８（ａ）に示すよ
うに、ストライプ状部分４ａを含む第１絶縁層４および
第２絶縁層５の上に導電性層（多結晶シリコン層）１７
（厚さ２００ｎｍ）をＣＶＤ法で全面に形成し、その上
にＣＶＤ法でＳｉＯ２層１８（厚さ３００ｎｍ）を形成
する。それから、異方性エッチングを行って、ストライ
プ状部分４ａの側面にＳｉＯ２層部分１８ａと導電性層
部分１７ａとからなるサイドウォール導電性層１９が得
られる。この場合には、異方性エッチングでのＳｉＯ２
層がエッチングされ、その形状がサイドウォール導電性
層１９の形状を規定することになるので、多結晶シリコ
ン層のみを異方性エッチングしたときに長手方向エッヂ
ラインに小さな凹凸が発生しやすいのを回避することが
できる。

【００１７】更に、図９（ａ）に示すように、異方性エ
ッチングの処理時間を少し延ばして、サイドウォール導
電性層７ａをもっと細らせる。次に、図９（ｂ）に示す
ように、ＣＶＤ法でＳｉＯ２層２０（厚さ３００ｎｍ）
を全面に形成する。それから、再度異方性エッチングを
行って、図９（ｃ）に示すように、側面にＳｉＯ２層部
分２０ａを残して、サイドウォール導電性層７ａを覆う
。その際に、第２絶縁層５もかなりエッチングされてし
まうので、再度熱酸化処理して絶縁層２１を形成する。この場合には、イオン注入でｎ型領域を形成するときに
、多結晶シリコンのサイドウォール導電性層７ａだけで
はその端部の薄い部分にて多結晶シリコンの粒界で注入
イオンが通過してしまうことがあるので、それをＳｉＯ
２層部分２０ａにて防ぐごとができる。

【００１８】

【発明の効果】以上説明したように、本発明に係るラテ
ラルバイポーラトランジスタでは素子形成半導体層（ベ
ース領域）に誘起する反転層の縮小化が可能となって、
結果としてバイポーラトランジスタのコンダクタンスを
上げることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明者提案のラテラルバイポーラト
ランジスタの概略部分平面図である。（ｂ）は図１（ａ）中の線Ｉ−Ｉでの断面図である。

【図２】（ａ）は本発明に係る半導体装置の製造方法に
したがって素子形成半導体層を形成した半導体装置の概
略部分平面図である。（ｂ）は図２（ａ）中の線ＩＩ−ＩＩでの断面図である
。

【図３】（ａ）は本発明に係る半導体装置の製造方法に
したがって第１および第２絶縁層を形成した半導体装置
の概略部分平面図である。（ｂ）は図３（ａ）中の線ＩＩＩ　−ＩＩＩ　での断面
図である。

【図４】（ａ）は本発明に係る半導体装置の製造方法に
したがってサイドウォール導電性層を形成した半導体装
置の概略部分平面図である。（ｂ）は図４（ａ）中の線ＩＶ−ＩＶでの断面図である
。

【図５】（ａ）は本発明に係る半導体装置の製造方法に
したがって製造した半導体装置の概略部分平面図である
。（ｂ）は図５（ａ）中の線Ｖ−Ｖでの断面図である。

【図６】（ａ）および（ｂ）は第１および第２絶縁層を
別な工程で形成した半導体装置の概略部分断面図である
。

【図７】異方性エッチングの際に用いるレジストマスク
の形状を変えた場合の半導体装置の概略部分平面図であ
る。

【図８】（ａ）および（ｂ）はサイドウォール導電性層
を別な工程で形成した半導体装置の概略部分断面図であ
る。

【図９】（ａ）〜（ｃ）はサイドウォール導電性層をさ
らに別な工程で形成した半導体装置の概略部分断面図で
ある。

【符号の説明】

１…支持基板２…絶縁層３…素子形成半導体層４…第１絶縁層４ａ…ストライプ状部分５…第２絶縁層６…レジストマスク７ａ…サイドウォール導電性層７ｂ…引き出し電極パッド部８ａ、８ｂ…ｎ＋　領域９…層間絶縁層

Claims

【特許請求の範囲】

【請求項１】　　ＳＯＩ基板の絶縁層（２）の上に、素
子間分離された一導電型半導体層（３）を形成し、該半
導体層を横断するストライプ状の第１絶縁層（４、４ａ
）を形成し、該第１絶縁層以外の前記半導体層の上に薄
い第２絶縁層（５）を形成し、全面に導電性層を堆積し
、該導電性層を異方性エッチングしてストライプ状の前
記第１絶縁層の両側側面にサイドウォール導電性層（７
ａ）をかつその引き出し電極パッド部（７ｂ）を形成し
、該第１絶縁層とサイドウォール導電性層をマスクとし
てイオン注入により反対導電型領域（８ａ、８ｂ）を前
記半導体層（３）に形成し、全面に層間絶縁層（９）を
形成し、コンタクトホールを開口し、そして、エミッタ
電極（１１ｂ）、コレクタ電極（１１ａ）、ベース電極
（１１ｄ）および前記電極パッド部（７ｂ）への補助電
極（１１ｃ）を形成することからなること特徴とする半
導体装置の製造方法。
【請求項２】　　前記ストライプ状の第１絶縁層（４、
４ａ）を形成する前に、前記半導体層の全面に薄い第３
絶縁層（１５）を形成し、そして前記第１絶縁層の形成
後に、該第３絶縁層をエッチング除去することを特徴と
する請求項１記載の製造方法。
【請求項３】　　前記異方性エッチングの際に、前記引
き出し電極パッド部（７ｂ）に相当するレジストマスク
（６、１６）を形成して置くことを特徴とする請求項１
記載の製造方法。
【請求項４】　　前記レジストマスク（６）が前記スト
ライプ状の第１絶縁層（４ａ）の端部を覆っていること
を特徴とする請求項３記載の製造方法。
【請求項５】　　前記レジストマスク（１６）が前記ス
トライプ状の第１絶縁層（４ａ）の端部と接するように
配置されていることを特徴とする請求項３記載の製造方
法。
【請求項６】　　前記異方性エッチングを行う前に、前
記導電性層の上の全面に第４絶縁層（１８）を堆積し、
該第４絶縁層をも異方性エッチングして該第４絶縁層の
一部を含む前記サイドウォール導電性層とすることを特
徴とする請求項１記載の製造方法。
【請求項７】　　前記コンタクトホールの開口の際に、
ベース電極のために前記第１絶縁層（４）をもエッチン
グしてベース電極用コンタクトホール（１０ｄ）を形成
することを特徴とする請求項１記載の製造方法。