KR100230352B1 - 반도체 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 소자 분리막의 단차를 개선하여 반도체 장치의 제조 공정 및 신뢰성을 향상시키기 위하여 메모리 셀 어레이부와 주변 회로가 형성된 주변부로 이루어진 반도체 장치에 있어서, 상기 셀 어레이부의 분리 산화막 단차가 상기 주변부의 분리 산화막 단차보다 작게 형성되어서 구성되어 있는 것을 특징으로 한다.

따라서, 상기한 본 발명에 의하면 셀 어레이의 소자 분리막 상단을 플렛하게 형성하여 토폴로지를 개선함으로써 후속 공정에 의한 미세 패턴 형성을 용이하게 달성할 수 있으며, 단차로 인한 제조 공정 상의 문제를 해결하여 반도체 장치의 신뢰성을 개선할 수 있다.

Description

반도체 장치 및 그 제조 방법

제1도는 종래의 반도체 장치의 메모리 셀(memory cell) 단면구조를 나타내고,

제2도는 본 발명의 방법에 의한 반도체 장치의 메모리 셀 단면 구조를 나타내고,

제3도 내지 제9도는 본 발명의 반도체 장치 제조 방법의 일실시예인 제조 공정 단면을 순서대로 도시하고 있으며,

제10도 내지 제14도는 본 발명의 다른 실시예의 제조 공정 순서 단면을 도시하고 있다.

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 소자 분리막의 단차를 개선하여 반도체 장치의 제조 공정 및 신뢰성을 향상시킬 수 있는 방법에 관한 것이다.

최근 반도체 장치의 소자 분리 방법으로는 제조 공정의 용이성, 분리막의 우수한 전기적 특성 등으로 인하여 LOCOS(Local Oxidation of Silicon)류의 분리법이 널리 이용되어 왔으나, 고집적 반도체 장치에 상기 LOCOS류의 분리법을 이용할 경우에는 반도체 기판의 표면 위로 노출된 분리막(산화하여 돌출된 부위)의 단차로 인해 후공정의 여러 사진식각 공정을 통하여 메모리 소자를 형성하는 과정에서 제조 공정 상의 여러가지 문제를 내포하고 있다.

일반적으로 반도체 장치의 메모리 셀은 셀 어레이(cell array) 부위와 주변 회로가 형성되는 주변(peripheral) 부위로 구분되는데, 상기 셀 어레이는 하나의 메모리 소자와 하나의 커패시터(capacitor)로 이루어진 셀이 다수가 모여 구성되며, 이로인하여 상기 주변 부위에 비해 셀 어레이 부위의 단차가 심하게 증가하게 된다. 특히 다층 구조로 형성되는 DRAM(Dynamic Random Access Memory)의 셀 어레이에 있어서 셀 내의 억세스 게이트(access gate)보다 커패시터를 먼저 형성할 경우 스토리지(storage) 전극 및 플레이트(plate) 전극을 형성시키는 과정에서 상기 스토리지 전극과 플레이트 전극의 일부가 소자 분리막 상에 형성되게 된다.

첨부도면 제1도에 상기한 형상의 종래의 반도체 메모리 셀 구조가 도시되어 있으며, 도면에서와 같이 게이트 전에 반도체 기판(10) 표면위로 분리 산화막(12), 스토리지 전극(13), 플레이트 전극(14) 등이 적층 형성되어 단차가 심한 셀 어레이에서는 게이트 전극(15) 형성을 위한 게이트 도전층의 사진식각 공정시 상기 분리 산화막(12) 및 전극(14)의 단차 둘레에 스페이서(spacer) 형태로 도전 물질의 스트링거(stringer)(16)가 잔류되고, 특히 게이트 전극형성시 (게이트) 전극간 브릿지(Bridge)를 유발시키며 단차가 높아져 후속공정시 미세 패턴을 형성시키는데 어려움이 있다. 이와같은 문제는 우선적으로 산화되어 상단이 돌출된 LOCOS류의 소자 분리막의 단차로 인하여 기인하는데, 종래의 소자 분리 방법으로는 상기한 LOCOS분리법 이외에도 단차 해결을 위한 트랜치(trench)류의 소자 분리법이 이용되기도 하지만 반도체 기판의 트랜치 식각시, 식각 결함으로 인해 누설 전류 등이 발생하여 전기적 특성이 나빠지게 된다.

특히, 위와 같이 발생되는 단차극복을 위초 애초부터 셀 어레이 부위의 최종필드산화막 두께로 공정 규격을 정해, 필드산화막을 형성시키면, 주변 부위의 최종필드산화막 두께가 규격 필드 보다 얇아지는데, 이는 셀 어레이 플레이트 전극이 형성되어 후속공정을 진행해도 필드산화막 두께가 더이상 식각 되지 않지만, 주변 부위는 보호층이 없어 계속하여 산화막이 깍여 나가기 때문이다.

그러므로, 분리막의 전기적 특성이 우수한 LOCOS류의 분리 산화막을 이용하되 셀 어레이 산화막 두께를 식각하여, 단차를 낮추고 그위에 메모리 셀을 형성시킴이 바람직하다.

따라서, 본 발명에서는 반도체 장치의 셀 어레이 부위의 단차를 낮추기 위하여 LOCOS류의 산화 분리막의 단차를 개선시킨 반도체 장치 및 그 제조 방법을 제공하는데 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 반도체 장치는 메모리 셀 어레이부와 주변 회로가 형성된 주변부로 이루어진 반도체 장치에 있어서, 상기 셀 어레이부의 분리 산화막 단차가 상기 주변부의 분리 산화막 단차보다 작게 형성되어서 구성되어 있는 것을 특징으로 한다.

또, 상기한 본 발명의 목적을 달성하기위한 반도체 장치의 제조 방법의 일 실시예는 반도체 기판 상에 완충막과 산화 방지막을 순차적 적층 형성한후 셀 어레이부의 소자 분리 영역을 사진식각 공정으로 오픈시키는 제1공정, 상기 분리 영역을 열산화하여 분리 산화막을 형성시키는 제2공정, 셀 어레이부의 상기 분리 산화막의 표면 상단을 제거하여 기판 표면과의 단차를 개선시키는 제3공정, 셀 어레이부에 형성되어 분리 산화막 표면 상단이 제거된 기판 상에 완충막과 산화 방지막을 순차로 적층 형성한후, 주변부의 소자 분리 영역을 사진식각 공정으로 오픈시킨 다음, 통상의 소자 분리 방법으로 주변부에 분리 산화막을 형성시키는 제4공정을 구비하여 이루어진다.

또, 상기한 본 발명의 반도체 장치 제조 방법의 다른 실시예는 반도체 기판 상에 완충막과 산화 방지막을 형성하고, 셀 어레이부와 주변부의 소자 분리 영역을 사진식각 공정으로 동시에 오픈시키는 제1공정, 상기 소자 분리 영역을 열산화하여 분리 산화막을 형성시키는 제2공정, 감광막을 도포한후 사진 공정으로 셀 어레이부를 오픈시키는 제3공정, 셀 어레이부의 상기 분리 산화막의 표면 상단을 제거하여 기판 표면과의 단차를 개선시키는 제4공정을 구비하여 이루어 진다.

상기한 공정 구성에 의하면 반도체 기판 표면 위로 LOCOS류의 분리 산화막이 노출되지 않도록 플렛(plat)하게 제거하여 토폴로지(topology)를 개선시킴으로써 후속 공정에 의한 미세 패턴 형성을 용이하게 달성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명의 설명에서는 종래의 기술과 동일한 재료, 및 공정으로 이루어진 막 또는 층은 동일 기호를 사용하고, 그의 중복된 설명은 생략한다.

제2도는 본 발명의 방법에 의한 반도체 장치의 메모리 셀 단면 구조를 나타내고 있으며, 특히 셀 어레이의 커패시터 전극 일부가 형성될 소자 분리막(22) 상단을 플렛하게 단차를 개선한 다음, 상기 커패시터를 형성시킴으로서 제조 공정 상의 여러문제, 예컨대 스트링거의 잔류, 후속의 사진식각 공정의 어려움등을 해결하고 있다.

제3도 내지 제9도는 본 발명의 반도체 장치 제조 방법의 일실시예인 제조 공정 단면을 순서대로 도시하고 있으며, 먼저 제3도를 참조하면, 반도체 기판(30) 상에 제1패드산화막(31), 제1산화방지막(32)을 순차로 적층 형성시킨다. 이때 상기 제1산화방지막(32)은 질화막으로 이루어지며, 상기 제1패드산화막(31)과 제1산화방지막(32) 사이에 다결정 실리콘막을 추가로 형성시킬 수도 있다.

이어서, 제4도를 참조하면, 상기 적층막(31, 32) 상에 감광막을 형성한 후, 셀 어레이부의 소자 분리막이 형성될 영역의 상기 감광막을 사진공정으로 오픈시킨다음, 상기 감광막 패턴(33)을 이용하여 상기 제1산화방지막(32)을 이방성 식각시킨다.

그다음 제5도를 참조하면, 상기 감광막(33)을 제거한 후, 상기 소자 분리 영역을 열 산화하여 제1분리 산화막(34)을 형성하며, 이때 상기 제1분리 산화막(34)의 두께는 4000Å-6000Å정도로 함이 바람직하다.

이어서 제6도를 참조하면, 상기 제1산화방지막(32)을 선택적으로 제거후, 기계 화학적 연마 공정인 폴리싱(polishing)공정을 통하여 상기 반도체 기판(30) 위로 돌출된 제1분리 산화막(34) 부위를 제거시킨다(34'). 이때, 상기 제1분리 산화막(34)의 돌출부위를 제거하는 방법으로써 상기 제1산화방지막(32)을 제거하지 않은 상태로 제1분리 산화막(34)을 선택적으로 습식 식각하여 달성할 수도 있다.

그다음, 제7도를 참조하면, 반도체 기판 상에 제2패드산화막(35), 제2산화방지막(36)을 순차로 적층 형성시킨다. 이때 상기 제2산화방지막(36)은 질화막으로 이루어지며, 상기 제2패드산화막(35)과 제2산화방지막(36) 사이에 상술한바와 동일하게 다결정 실리콘막을 추가로 형성시킬 수도 있다. 이어서, 상기 적층막(35, 36) 상에 감광막을 형성한 후, 주변부의 소자 분리막이 형성될 영역의 상기 감광막을 사진공정으로 오픈시킨다음, 상기 감광막 패턴(37)을 이용하여 상기 제2산화방지막(36)을 이방성 식각시킨다.

그다음, 제8도를 참조하면, 상기 감광막(37)을 제거한 후, 상기 소자 분리 영역을 열 산화하여 제2분리 산화막(38)을 형성하며, 이때 상기 제2분리 산화막(38)의 두께는 2500Å-5000Å정도로 함이 바람직하다.

계속해서, 통상의 메모리 셀 어레이및 주변회로는 후속의 제조공정을 통하여 제9도와 같이 형성시킬 수 있다.

또, 첨부도면 제10도 내지 제14도는 본 발명의 다른 실시예의 제조 공정 순서 단면을 도시하고 있으며, 이를 참조하여 상기 다른 실시예를 설명한다.

먼저, 제10도를 참조하면, 반도체 기판(30) 상에 패드산화막(31), 산화방지막(32)을 순차적으로 적층 형성시킨다. 이때 상기산화방지막(32)은 질화막으로 이루어지며, 상기 패드산화막(31)과 산화방지막(32) 사이에 다결정 실리콘막(41)을 추가로 형성시킬 수도 있다.

이어서, 제11도를 참조하면, 상기 적층막(31, 32, 41) 상에 감광막을 형성한 후, 셀 어레이부및 주변부의 소자 분리막이 형성될 영역의 상기 감광막을 사진공정으로 동시에 오픈시킨다음, 상기 감광막패턴(45)을 이용하여 상기 산화방지막(32)을 이방성 식각시킨다.

그다음 제12도를 참조하면, 상기 감광막(45)을 제거한 후, 상기 소자 분리 영역을 열 산화하여 분리 산화막(42, 43)을 형성시킨다.

이어서 제13도를 참조하면, 상기 구조물 상에 감광막을 형성시킨다음 사진공정을 통하여 셀 어레이부 만을 오픈(44)시킨후, 셀 어레이부의 반도체 기판 위로 돌출된 분리 산화막 부위를 제거시킨다(42'). 이때, 상기 분리 산화막의 돌출부위를 제거하는 방법으로는 선택적으로 셀 어레이부를 습식 식각하거나, 또는 건식 식각하여 달성할 수 있다.

그다음, 제14도를 보면, 상기 감광막(44)을 제거하고, 계속해서 상기 산화방지막(32), 다결정 실리콘막(41) 및 패드산화막(31)을 제거하면 셀 어레이부의 분리 산화막 단차가 개선된 분발명의 소자 분리가 완성된다.

따라서, 상기한 본 발명에 의하면 셀 어레이의 소자 분리막 상단을 플렛하게 형성하여 토폴로지를 개선함으로써 후속 공정에 의한 미세 패턴 형성을 용이하게 달성할 수 있으며, 단차로 인한 제조 공정 상의 문제를 해결하여 반도체 장치의 신뢰성을 개선할수 있다.

Claims (14)

1. 메모리 셀 어레이부와 주변 회로가 형성된 주변부로 이루어진 반도체 장치에 있어서, 상기 셀 어레이부의 분리 산화막 단차가 상기 주변부의 분리 산화막 단차보다 작게 형성되어서 구성되어 있는 것을 특징으로하는 반도체 장치.
2. 제1항에 있어서, 상기 분리 산화막은 LOCOS류의 소자분리법으로 형성된 소자 분리막인 것을 특징으로하는 반도체 장치.
3. 제2항에 있어서, 셀 어레이부의 반도체 기판 위로 돌출된 분리 산화막이 제거되어 플렛하게 평탄화되어 있는 것을 특징으로하는 반도체 장치.
4. 반도체 기판 상에 제1완충막과 제1산화 방지막을 순차로 적층 형성한후 셀 어레이부의 소자 분리 영역을 사진식각 공정으로 오픈시키는 제1공정, 상기 분리 영역을 열산화하여 제1분리 산화막을 형성시키는 제2공정, 상기 제1산화 방지막을 제거한 다음, 셀 어레이부의 상기 제1분리 산화막의 표면 상단을 제거하여 기판 표면과의 단차를 개선시키는 제3공정, 셀 어레이부에 형성되어 제1분리 산화막 표면 상단이 제거된 기판 상에 제2완충막과 제2산화방지막을 순차로 적층 형성한후, 주변부의 소자 분리 영역을 사진식각 공정으로 오픈시킨 다음, 통상의 소자 분리 방법으로 주변부에 제2분리 산화막을 형성시키는 제4공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제4항에 있어서, 상기 완충막은 패드산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
6. 제4항에 있어서, 상기 완충막은 패드산화막 위에 다결졍 실리콘막이 적층 형성되어 있는 이중막인 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제4항에 있어서, 상기 산화방지막은 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
8. 제4항에 있어서, 상기 제1분리 산화막은 4000Å-6000Å두께로 형성시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
9. 제4항에 있어서, 상기 셀 어레이부의 상기 제1분리 산화막의 표면 상단의 제거는 기계화학적 연마 방법인 폴리싱 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
10. 제4항에 있어서, 상기 제2분리 산화막은 2500Å-5000Å두께로 형성시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
11. 반도체 기판 상에 완충막과 산화 방지막을 순차로 적층 형성한후 셀 어레이부의 소자 분리 영역을 사진식각 공정으로 오픈시키는 제1공정, 상기 분리 영역을 열산화하여 제1분리 산화막을 형성시키는 제2공정, 셀 어레이부의 상기 제1분리 산화막의 표면 상단을 제거하여 기판 표면과의 단차를 개선시키는 제3공정, 셀 어레이부에 형성되어 제1분리 산화막 표면 상단이 제거된 기판상에 감광막을 형성한후, 주변부의 소자 분리 영역을 사진식각 공정으로 오픈시킨 다음, 통상의 소자 분리 방법으로 주변부에 제2분리 산화막을 형성시키는 제4공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
12. 제11항에 있어서, 상기 셀 어레이부의 상기 제1분리 산화막의 표면 상단의 제거는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
13. 반도체 기판 상에 완충막과 산화 방지막을 형성하고, 셀 어레이부와 주변부의 소자 분리 영역을 사진식각 공정으로 동시에 오픈시키는 제1공정, 상기 소자 분리 영역을 열산화하여 분리산화막을 형성시키는 제2공정, 감광막을 도포한후 사진 공정으로 셀 어레이부를 오픈시키는 제3공정, 셀 어레이부의 상기 분리 산화막의 표면 상단을 제거하여 기판 표면과의 단차를 개선시키는 제4공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
14. 제13항에 있어서, 상기 셀 어레이부의 상기 제1분리 산화막의 표면 상단의 제거는 습식 식각, 건식 식각으로 이루어진 군에서 선택된 어느 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.