KR960003770B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 내지 제 5 도는 종래의 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들.
제 6 도 내지 제 10 도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 트렌치형 커패시터를 갖춘 반도체 메모리장치 및 그 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량 메모리소자의 개발이 활발히 진척되고 있으며, 특히 하나의 메모리 셀을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 발전이 이루어져 왔다.
이러한 반도체 메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하는데, 집적도가 4배 증가할때 칩(Chip) 면적은 1.4배의 증가에 그치므로, 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수 없다. 따라서 제한된 면적내에서 보다 큰 커패시턴스를 얻기 위해서는 약 1.5㎛의 메모리셀 영역에 충분한 축적용량을 확보할 수 있는 구조의 개발이 필요하다. 이를 위해 4Mb 및 16Mb DRAM에서 사용되고 있는 기존의 트랜치형 커패시터를 구비하는 메모리 셀을 미세화하는 방법이 연구되고 있는데 이러한 연구에서 해결해야 할 가장 큰 문제는 미세화에 따른 메모리 셀간의 누설전류에 관한 것이다.
이에 누설전류를 방지함과 동시에 64Mb DRAM에 적용가능한 새로운 메모리 셀이 제시되었는데, 도시바사에서 "Process Integration for 64M DRAM using an Asymmetrical Stacked Trench Capacitor(AST)cell"(K. Sunouchi, F. Horiguchi, A. Nitayama, K. Hieda, H. Takato, N. Okabe, T. Yamada, T. Ozaki, K. Hashimoto, S. Takedai, A. Yagishita, A. Kumagae, Y. Takahashi and F. Masuoka, IEDM 90, pp. 647-650)의 기술을 발표하였다.
제 1 도 내지 제 5 도를 참조하여 상기 AST셀을 구비한 반도체 메모리장치의 제조방법을 설명하면 다음과 같다.
제 1 도는 반도체기판내에 트렌치가 형성되어 있는 상태를 도시한 단면도로서, 소자분리막(101)이 형성되어 있는 반도체기판(100)위에 예컨대 산화막 및 질화막을 순차적으로 적층함으로써 제 1 절연막(1) 및 제 2 절연막(2)을 형성한다. 이어서 상기 제 2 절연막(2) 패터닝한 다음 상기 결과물의 전면에, 예컨데 HTO(High Temperature Oxide)를 적층하여 제 3 절연막(3)을 형성한다. 계속해서 상기 제 3 절연막(3)위에 포토레지스트를 도포한 후, 트렌치형성을 위한 마스크패턴을 적용하여 노광 및 현상공정등을 거쳐 제 1 포토레지스트 패턴(4)을 형성한 다음에 상기 제 1 포토레지스트패턴(4)을 마스크로 하여 상기 반도체기판(100)에 소정깊이로 트렌치(10)를 형성한다.
제 2 도는 누설전류방지막을 형성한 상태의 단면도로서, 상기 제 1 포토레지스트패턴을 제거한 다음 상기 트렌치(10)를 열산화시켜 상기 트렌치의 내벽에 인접하는 트렌치간의 누설전류를 방지하기 위한 누설전류방지막(11)을 형성한다.
제 3 도는 콘택트부의 형성공정을 도시한 것으로, 상기 트렌치내부에 형성될 커패시터의 스토리지전극과 트랜지스터의 소오스영역과의 콘택트부를 형성하기 위하여 먼저 상기 제 2 도의 공정후 결과를 전면에 포토레지스트를 도포한 다음, 마스크패턴을 적용하여 마스크노광 및 현상등의 공정을 거쳐 도시된 바와 같은 제 2 포토레지스트 패턴(5)을 형성한다. 이어서 상기 제 2 포토레지스트패턴(5)을 마스크로 하여 상기 누설전류방지막의 일부를 제거함으로써 상기 커패시터 제 1 전극인 스토리지 전극의 콘택트부(CA)를 형성한다. 이로써 상기 콘택트부의 형성공정에 의해 상기 스토리지전극의 콘택트부는 완전히 소자영역내에 들어갈 수 있고 이에 따라 인접하는 소자영역과의 거리를 충분히 확보할 수 있다.
제 4 도는 커패시터의 제 1 전극 및 유전체막의 형성공정을 도시한 것으로, 먼저 상기 제 2 포토레지스트 패턴을 제거한 후, 결과물 전면에 제 1 도전층으로, 예를 들어 불순물이 도우핑된 다결정실리콘을 침적하고 이를 패터닝함으로써 커패시터의 제 1 전극으로 사용되는 스토리지전극(13)을 형성한다. 이어서 상기 스토리지전극(13)상에 유전물질을 도포하여 커패시터의 유전체막(15)을 형성한다.
제 5 도는 커패시터의 제 2 전극 및 트랜지스터의 형성공정을 도시한 것으로, 상기 유전체막이 형성된 결과물 전면에 제 2 도전층으로, 예를 들어 불순물이 도우핑된 다결정실리콘을 침적하고, 이를 패터닝함으로써 커패시터의 제 2 전극으로 사용되는 플레이트전극(17)을 형성한다. 상기와 같이 스토리지전극(13), 유전체막(15) 및 플레이트전극(17)으로 이루어지는 커패시터를 형성한 후, 도시된 바와 같이 게이트전극(G), 소오스(20)및 드레인영역(도시되지 않음)을 형성함으로써 트랜지스터를 완성하게 된다.
상술한 바와 같은 종래의 반도체 메모리장치의 제조방법에 있어서는, 스토리지전극(13)과 플레이트전극(17)이 서로 만나는 엣지부분(제 5 도의 A부분 참조)에서, 후속공정(에치백공정이나 습식세정공정)진행시 유전체막(15)이 손상을 입을 우려가 있으며, 손상을 입었을 경우 스토리지전극과 플레이트전극 사이에 누설전류가 흐르게 된다. 이에 따라 디바이스의 신뢰성이 저하되는 문제점이 발생하게 된다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 누설전류의 발생이 없는 신뢰성 높은 반도체 메모리장치 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판에 형성된 트렌치 내벽에 형성된 스토리지전극, 상기 스토리지전극상에 형성된 유전체막 및 상기 유전체막상에 형성된 플레이트전극으로 이루어진 트렌치형 커패시터를 갖춘 반도체 메모리장치에 있어서, 상기 스토리지전극 상부의 트렌치 내벽에 인접하는 부분에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
또한 상기 반도체 메모리장치의 제조방법으로서, 본 발명은 반도체기판에 형성된 트렌치 내벽에 형성된 스토리지전극, 상기 스토리지전극상에 형성된 유전체막 및 상기 유전체막상에 형성된 플레이트전극으로 이루어진 트렌치형 커패시터를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 트렌치형 커패시터를 형성하는 공정이, 상기 트렌치내벽에 제 1 도전물질을 증착하고 이어서 산화방지막을 증착하는 공정과, 상기 산화방지막을 에치백하여 상기 트렌치영역이외의 부분에 형성된 산화방지막을 제거하고 이어서 상기 제 1 도전물질층을 에치백하여 스토리지전극을 형성하는 공정, 상기 결과물을 산화하는 공정, 상기 산화방지막을 제거하는 공정 상기 결과물상에 유전체막을 형성하는 공정, 및 상기 유전체막상에 제 2 도전물질을 증착한 다음 패터닝하여 플레이트전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제 6 도 내지 제 10 도는 본 발명의 일실시예를 도시한 단면도들이다.
본 발명의 일실시예에 따른 반도체 메모리장치의 최종적인 구조는 제 10 도에 나타낸 바와 같다. 제 10 도에서 보듯이 본 발명의 일실시예에 따른 본 발명의 반도체 메모리장치는 스토리지전극(29)상부의 트렌치내벽에 인접한 부분에 절연막, 예컨대 산화막(31)이 형성되어 있다. 이 산화막(31)은 에치백공정이나 습식식각 공정에 의해유전체막(32)이 손상되어도 플레이트전극(33)과 스토리지전극(29)사이에 누설전류가 흐르는 것을 방지하는 역할을 한다. 또한 상기 산화막(31)은 누설전류방지막(28)이 형성되어 있지 않은 부위에서 스토리지전극(29)이 얇아지는(Thinning)현상을 효과적으로 방지함으로써 공정상의 마진(margin)을 증가시킨다.
제 6 도 부터 제 10 도까지의 도면을 참조하여 본 발명의 일실시예 따른 반도체 메모리장치의 제조방법을 다음에 설명한다.
먼저, 제 6 도를 참조하면, 반도체기판(200)에 상기 종래방법의 제 1 도에서 제 3 도까지의 공정과 동일한 공정에 의해 누설전류방지막(28)을 형성한 다음, 결과물 전면에 스토리지전극 형성을 위한 제 1 도전물질로서, 예컨대 불순물이 도우프된 다결정실리콘(29)을 증착하고 계속해서 산화방지막으로서, 예컨대 질화막(30)을 증착한다.
다음 제 7 도를 참조하면, 상기 질화막(30)을 에치백하여 트렌치내부에만 남도록 한 다음 계속해서 상기 제 1 도전물질(29)을 에치백하여 트렌치내벽에 스토리지전극(29)을 형성한다.
이어서 제 8 도를 참조하면, 상기 결과물을 산화시킨다. 이때, 도면에서 보듯이 상기 질화막(30)이 산화방지막으로 작용하여 스토리지전극(29)상부에만 산화막(31)이 형성되게 된다.
다음에 제 9 도를 참조하면, 상기 질화막을 제거한 다음 상기 스토리지전극(29)이 형성된 반도체기판상에 유전체막(32)을 형성하고 계속해서 플레이트전극형성을 위한 제 2 도전물질로서, 예컨대 불순물이 도우프된 다결정실리콘(33)을 증착한다.
이어서 제 10 도를 참조하면, 상기 제 2 도전물질을 패터닝하여 플레이트전극(33)을 형성하여 커패시터를 완성한 다음 도시된 바와 같이 소정공정에 따라 게이트전극(35)과 소오스(36,37) 및 드레인 (도시되지 않음) 영역을 형성하여 트랜지스터를 완성함으로써 트랜지스터와 커패시터를 구비한 반도체 메모리장치를 완성한다.
상술한 바와 같은 본 발명에 의하면, 스토리지전극 상부를 산화시킴에 의해 스토리지전극과 플레이트전극 사이의 누설전류를 효과적으로 방지하는 한편, 공정상의 마진을 확보하여 고집적화에 유리하면서도 신뢰선 높은 반도체 메모리장치를 실현할 수 있다.
Claims (9)
- 반도체기판에 형성된 트렌치 내벽에 형성된 스토리지전극, 상기 스토리지전극상에 형성된 유전체막 및 상기 유전체막상에 형성된 플레이트전극으로 이루어진 트렌치형 커패시터를 갖춘 반도체 메모리장치에 있어서, 상기 스토리지전극 상부의 트렌치 내벽에 인접하는 부분에 절연막이 형성되어 있는 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 스토리지전극 하부의 트렌치내벽에 누설전류방지막이 형성된 것을 특징으로 하는 반도체 메모리장치.
- 제 2 항에 있어서, 상기 누설전류방지막은 산화막인 것을 특징으로 하는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 메모리장치.
- 반도체기판에 형성된 트렌치 내벽에 형성된 스토리지전극, 상기 스토리지전극상에 형성된 유전체막 및 상기 유전체막상에 형성된 플레이트전극으로 이루어진 트렌치형 커패시터를 갖춘 반도체 메모리장치의 제조방법에 있어서, 상기 트렌치형 커패시터를 형성하는 공정이, 상기 트렌치내벽에 제 1 도전물질을 증착하고 이어서 산화방지막을 증착하는 공정과, 상기 산화방지막을 에치백하여 상기 트렌치영역이외의 부분에 형성된 질화막을 제거하고 이어서 상기 제 1 도전물질층을 에치백하여 스토리지전극을 형성하는 공정, 상기 결과물을 산화하는 공정, 상기 산화방지막을 제거하는 공정, 상기 결과물상에 유전체막을 형성하는 공정, 및 상기 유전체막상에 제 2 도전물질을 증착한 다음 패터닝하여 플레이트전극을 형성하는 공정으로 구성된 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 5 항에 있어서, 상기 트렌치 내벽에 제 1 도전물질을 증착하는 공정전에 누설전류방지막을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 6 항에 있어서, 상기 누설전류방지막을 형성하는 공정은 상기 트렌치를 산화하여 그 내벽에 산화막을 형성하는 공정인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 5 항에 있어서, 상기 제 1 도전물질은 불순물이 도우프된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 5 항에 있어서, 상기 산화방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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| KR940003049A (ko) | 1994-02-19 |
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