KR100234353B1 - 반도체 메모리장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치의 제조방법에 관한 것이다.

본 발명에 의하면 MOSFET와, 상기 MOSFET의 소오스에 연결되는 스토리지전극을 갖춘 트렌치구조의 커패시터로 이루어진 반도체 메모리장치의 제조방법에 있어서, 상기 커패시터의 스토리지전극을 형성하는 공정은, 필드산화막에 의해 소자분리영역과 액티브영역이 한정된 반도체기판상에 다층막을 형성하는 공정과, 반도체기판의 트렌치가 형성될 영역상의 상기 다층막을 사진식각공정에 의해 제거하여 반도체 기판과 필드산화막의 일부를 노출시키는 공정 ; 상기 식각된 다층막의 측벽에 제1스페이서를 형성하고 연속하여 상기 결과물을 열산화시키는 공정 ; 상기 제1스페이서를 제거하고 이에 따라 노출되는 반도체기판을 식각하여 미세한 홈을 형성하는 공정 ; 상기 미세한 홈의 내부 및 상기 다층막 측벽에 제2스페이서를 형성하는 공정 ; 상기 다층막 및 제2스페이서를 마스크로 하여 반도체기판을 식각하여 트렌치를 형성하는 공정 ; 상기 트렌치 내벽에 누설전류방지막을 형성하는 공정 ; 및 상기 제2스페이서 및 남아 있는 다층막을 제거한 후 결과물 전면에 도전물질을 증착하여 커패시터 스토리지전극을 형성하는 공정이 제공된다.

따라서 본 발명에 의하면 단순화된 공정과 이에 따른 낮은 제조비용으로 신뢰성 높은 반도체 메모리장치를 실현할 수 있게 된다.

Description

반도체 메모리장치의 제조방법

제1도는 종래의 반도체 메모리장치를 설명하기 위한 간략한 레이아웃도.

제2도 내지 제6도는 종래의 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들.

제7도는 본 발명의 반도체 메모리장치를 설명하기 위한 간략한 레이아웃도.

제8도 내지 제18도는 본 발명의 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 고집적 메모리소자의 제조를 가능하게 하는 반도체 메모리장치의 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리 소자의 응용분야가 확장되어 감에 따라 대용량 메모리소자의 개발이 활발히 진척되고 있으며, 특히 하나의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 발전이 이루어져 왔다.

이러한 반도체 메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하는데, 집적도가 4배 증가할 때 칩(chip) 면적은 1.4배의 증가에 그치므로, 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어, 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수 없다. 따라서 제한된 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 연구가 요구되었다. 특히, 64Mb이상급의 DRAM을 실현하기 위해서는 약 1.5㎛²의 메모리 셀 영역에 충분한 축적용량을 확보할 수 있는 구조의 개발이 필요하다. 이를 위해 4Mb 및 16Mb DRAM에서 사용되고 있는 기존의 트렌치형 커패시터를 구비하는 메모리 셀을 미세화하는 방법이 연구중인데, 이러한 연구에서 해결해야 할 가장 큰 문제는 미세화에 따른 메모리 셀간의 누설전류에 대한 문제이다. 상기 누설전류는 크게 2가지 경로가 있는데, 그 하나는 인접 트랜치간의 누설전류이고, 다른 하나는 스토리지전극과 인접 소자형성영역(액티브영역) 사이의 누설전류이다.

이중에서 상기 인접 트렌치간의 누설전류는, 트렌치 내부에 스토리지전극을 형성하기 전에 누설전류 방지용 산화막을 형성하는, 이른바 BSCC(Buride Stacked Capacitor Cell) 구조를 제안함으로써 해결할 수 있지만, 이 구조에 있어서도 상기 스토리지전극의 콘택트부로 부터의 불순물 확산 영향에 의한 상기 스토리지전극의 콘택트부화 인접소자형성 영역간의 누설문제는 여전히 문제점으로 지적되어 미세화에 장애가 되고 있다.

이에, 상기한 바와 같은 누설전류를 방지함과 동시에, 64Mb이상의 DRAM에 적용가능한 새로운 메모리 셀이 제시되었는데, 도시바사에서 "Process Intergration for 64M DRAM using An Asymmetrical Stacked Trench Capacitor(AST) cell"(K. Sunouchi, F. Horiguchi, A. Nitayama, K. Hieda, H.Takato, N.Okabe, T.Yamada, T. Ozaki, K. Hashimoto, S. Takedai, A. Yagishita, A. Kumagae, Y. Takahashi and F. Masuoka, IEDM 90, pp. 647∼650)의 기술을 발표했다.

제1도는 상기 AST셀을 구비하는 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 간략한 레이아웃도로서, 트랜지스터의 소스영역과 커패시터의 제1전극인 스토리지전극을 연결하기 위한 접속부는, 이점쇄선으로 한정된 트렌치패턴(P1)과, 실선으로 한정된 액티브영역(M) 사이에 점선으로 한정되어 있으며, 상기 접속부를 형성하기 위한 패턴(P2)을 중심으로, 이외의 영역에는 포토레지스트를 형성한다. 따라서, 후속되는 식각공정시 상기 접속부를 형성하기 위한 패턴(P2)에 따라 N영역만 식각되는 접속부가 형성된다.

제2도 내지 제6도는 상기 AST셀을 구비하는 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들로서, 상기 제1도의 레이아웃도를 a-a'선을 따라 자른 단면을 도시한 것이다.

제2도는 반도체기판내에 트렌치가 형성되어 있는 상태를 도시한 반면도로서, 소자분리막(101)이 형성되어 있는 반도체기판(100) 위에 예컨대 산화막 및 질화막을 순차적으로 적층함으로써, 제1절연막(1) 및 제2절연막(2)을 형성한다. 이어서, 적층으로 제3절연막(3) 예컨대 HTO(High Temperature Oxide)를 형성한 다음 계속해서, 상기 제3절연막(3) 위에 포토레지스트를 도포한 후, 제2도의 트렌치형성을 위한 마스크패턴인 P1을 적용하여, 노광 및 현상공정 등을 거쳐 제1포토레지스트 패턴(4)을 형성한 다음에, 상기 제1포토레지스트 패턴(4)을 마스크로 하여 상기 반도체기판(100)에 소정 깊이로 트렌치를 형성한다.

제3도는 누설전류방지막을 형성한 상태의 단면도로서, 상기 제1포토레지스트 패턴을 제거한 다음, 상기 트렌치(10)를 열산화시켜 상기 트렌치의 내벽에, 인접하는 트렌치간의 누설전류를 방지하기 위한 누설전류방지막(11)을 형성한다.

제4도는 콘택트부(CA)의 형성공정을 도시한 것으로, 상기 트렌치 내부에 형성될 커패시터의 스토리지전극과, 트랜지스터의 소소스 영역과의 콘택트부를 형성하기 위하여, 먼저 상기 제3도의 공정후 결과물 전면에 포토레지스트를 도포한 다음, 상기 제1도의 마스크패턴 P2를 적용하여, 마스크노광 및 현상등의 공정을 거쳐, 도시된 바와 같은 제2포토레지스트 패턴(5)을 형성한다. 이어서, 상기 제2포토레지스트 패턴(5)을 마스크로 하여 상기 누설전류 방지막의 일부를 제거함으로써, 상기 커패시터 제1전극인 스토리지전극의 콘택트부(CA)를 형성한다. 이로써, 상기 콘택트부의 형성공정에 의해 상기 스토리지전극의 콘택트부는 완전히 소장영역내에 들어갈 수 있고, 이에 따라 인접하는 소자영역과의 거리를 충분히 확보할 수 있다.

제5도는 커패시터의 제1전극 및 유전체막의 형성공정을 도시한 것으로, 먼저 상기 제2포토레지스트 패턴을 제거한 후, 결과물 전면에 제1전도층으로, 예를들어 불순물이 도우핑된 다결정실리콘을 침적하고, 이를 패터닝함으로써 커패시터의 제1전극으로 사용되는 스토리지전극(13)을 형성한다. 이어서, 상기 스토리지전극(13)상에 유전물질을 도포하여 커패시터의 유전체막(15)을 형성한다.

제6도는 커패시터의 제2전극 및 트랜지스터의 형성공정을 도시한 것으로, 상기 유전체막이 형성된 결과물 전면에 제2전도층으로, 예를들어 불순물이 도우핑된 다결정실리콘을 침적하고, 이를 패터닝함으로써 커패시터의 제2전극으로 사용되는 플레이트전극(17)을 형성한다. 이렇게 하여, 상기 스토리지전극(13), 유전체막(15) 및 플레이트전극(17)으로 이루어지는 커패시터를 완성한다. 상기 커패시터의 형성 후, 도시된 바와 같이 게이트전극(G), 소오스(20) 및 드레인영역(도시되지 않음)을 형성함으로써 트랜지스터를 완성하게 된다.

상술한 바와 같이 종래 AST셀을 구비한 반도체 메모리장치의 제조방법에서는 트렌치간의 누설전류를 억제할 수 있게 되어 메모리셀의 미세화를 가능하게 한다.

그러나 상술한 종래의 방법은 제4도에 도시한 바와 같이 커패시터 스토리지전극과 소오스영역을 연결시키기 위해 포토레지스트(5)를 이용한 사진식각공정을 통하여 상기 누설전류방지막(11)의 일부분(CA)을 제거한다. 이 경우 사진식각공정 추가에 따른 비용증가와 포토레지스트 제거를 위한 세정(Cleaning) 문제가 발생하게 된다. 또한, 실제 트렌치 개구부 크기가 0.5㎛수준인 고집적 소자에서는 상기 사진식각공정 진행시 미스얼라인(Misalign)에 대한 공정마진(Margin) 확보가 어렵고, 누설전류방지막의 식각깊이가 포토레지스트 패터닝시 예민하게 변화하여 모든 셀에서 균일한 깊이의 식각이 어려운 문제가 있다.

따라서 본 발명은 커패시터 스토리지전극과 소오스간의 연결을 사진식각공정에 의하지 않고 셀프얼라인(Self-align) 형성함으로써 고집적화에 따른 미스얼라인(Misalign)에 대한 공정마진(Margin) 문제를 해결할 수 있는 반도체 메모리장치의 제조방법을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위해 본 발명은 MOSFET와, 상기 MOSFET의 소오스에 연결되는 스토리지전극을 갖춘 트렌치구조의 커패시터로 이루어진 반도체 메모리장치의 제조방법에 있어서, 상기 커패시터의 스토리지전극을 형성하는 공정은, 필드산화막에 의해 소자분리영역과 액티브영역이 한정된 반도체기판상에 다층막을 형성하는 공정과 ; 반도체기판의 트렌치가 형성될 영역상의 상기 다층막을 사진식각공정에 의해 제거하여 반도체 기판과 필드산화막의 일부를 노출시키는 공정 ; 상기 식각된 다층막의 측벽에 제1스페이서를 형성하고 연속하여 상기 결과물을 열산화시키는 공정 ; 상기 제1스페이서를 제거하고 이에 따라 노출되는 반도체기판을 식각하여 미세한 홈을 형성하는 공정 ; 상기 미세한 홈의 내부 및 상기 다층막 측벽에 제2스페이서를 형성하는 공정 ; 상기 다층막 및 제2스페이서를 마스크로 하여 반도체기판을 식각하여 트렌치를 형성하는 공정 ; 상기 트렌치 내벽에 누설전류방지막을 형성하는 공정 ; 및 상기 제2스페이서 및 남아 있는 다층막을 제거한 후 결과물 전면에 도전물질을 증착하여 커패시터 스토리지전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명한다.

제7도는 본 발명의 반도체 메모리장치의 제조방법을 설명하기 위한 간략화된 레이아웃도로서, 트랜지스터의 소오스영역과 커패시터의 스토리지전극을 연결하기 위한 접속부(C)는 이점쇄선으로 한정된 트랜치패턴(T)과 실선으로 한정된 액티브영역(A)사이에 점선으로 한정되어 있다.

제8도 내지 제18도는 상기 본 발명의 반도체 메모리장치의 제조방법을 도시한 단면도로서, 상기 제7도의 레이아웃도를 b-b'선을 따라 자른 단면을 도시한 것이다.

먼저 제8도를 참조하면, 반도체기판(200)위에 소정영역에 필드산화막(201)을 형성하고 연속하여 패드산화막(21)을 500Å정도의 두께로 형성한 다음 상기 필드산화막(201) 및 패드산화막(21)이 형성된 반도체기판상에 질화막, 산화막 또는 다결정실리콘막으로 구성된 다층막을 형성하는데 예를들어, 제1질화막(22), 제1산화막(23), 제2질화막(24) 및 제2산화막(25)를 순차 적층하는 바, 제1질화막(22)은 약 1500Å, 제1산화막(23)은 약 3000Å, 제2질화막(24)은 약 1000Å 그리고 제2산화막(25)은 약 1000Å의 두께로 각각 형성한다.

다음에 제9도를 참조하면, 트렌치가 형성될 영역상의 상기 다층막(22, 23, 24, 25)을 사진식각공정을 통해 제거하여 반도체기판(200)과 필드산화막(201)의 일부를 노출시킨다.

이어서 제10도를 참조하면, 상기 식각된 다층막(22, 23, 24, 25)의 측벽에 열산화방지용막, 예컨대 질화막을 이용하여 제1스페이서(26)를 200Å∼1000Å, 바람직하게는 500Å의 두께로 형성한 다음 제11도에 도시된 바와 같이 상기 결과물을 열산화시켜 상기 노출된 반도체기판(200)과 필드산화막(201)상에 500Å정도의 산화막(27)을 형성한다.

이어서 제12도를 참조하면, 상기 제1질화막 스페이서를 제거하여 소오스영역과의 연결부분의 반도체기판을 노출시키고 이 노출된 부분의 반도체기판을 상기 다층막(22, 23, 24, 25) 및 산화막(27)의 셀프얼라인(Self-align) 마스킹에 의해 2000Å∼5000Å정도의 깊이로 식각하여 미세한 홈(28)을 형성한다.

다음에 제13도를 참조하면, 상기 반도체기판에 형성된 미세한 홈(28)의 내부 및 상기 다층막(22, 23, 24, 25) 측벽에 열산화용방지용막, 예컨대 질화막을 이용하여 제2질화막 스페이서를 200Å∼1000Å두께로 형성한다.

이어서 제14도를 참조하면, 전면산화막 식각을 실시하여 트렌치 형성영역에 잔류하는 산화막과 필드산화막을 제거하여 반도체기판(200)을 노출시킨다. 이때, 상기 다층막중 제2산화막도 함께 제거된다.

다음에 제15도를 참조하면, 상기 남아 있는 다층막(22,23,24)과 제2질화막 스페이서(29)의 셀프얼라인 마스킹에 의해 상기 노출된 반도체 기판을 약 5㎛깊이로 식각하여 트렌치(30)을 형성한다. 이때, 식각선택비로 인해 다층막중 제2질화막과 제1산화막(23)의 일부 또는 전부가 함께 식각된다.

이어서 제16도를 참조하면, 상기 트렌치내벽에 누설전류방지막(31)으로서 예컨대 산화막을 약500Å 형성한다. 이때, 소오스영역과의 연결부분에는 제2질화막 스페이서(29)가 이미 형성되어 있어 그 부위에는 상기 산화막(31)이 형성되지 않는다.

다음에 제17도를 참조하면, 상기 제1질화막 및 제2질화막 스페이서를 제거한 후, 도전물질, 예컨대 불순물이 도우핑된 다결정실리콘을 상기 결과물 전면에 증착하고 나서 에치백 공정을 행하여 커패시터의 스토리지전극(32)을 형성한다.

이어서 제18도를 참조하면, 상기 결과물상에 유전막(33), 커패시터의 플레이트전극(34)을 형성함으로써 스토리지전극(32),유전막(33) 및 플레이트전극(34)으로 이루어지는 커패시터를 완성하고, 게이트전극(37), 소오스(38) 및 드레인 영역(도시되지 않음)을 형성함으로써 트랜지스터를 완성한다. 여기서, 미설명부호 35는 트렌치를 매몰시키기 위한 트렌치 매몰물질, 예컨대 다결정실리콘을 나타내고 36은 절연막을 나타낸다. 이와 같이 하여 트렌치 커패시터를 갖춘 반도체 메모리장치를 완성한다.

이상, 상술한 바와 같이 본 발명에 의하면, 포토마스크 공정을 줄임으로써 원가절감 및 공정단순화를 꾀할 수 있으며, 공정간의 마진을 확보하여 식각상태에 관계없이 공정을 진행함으로써 수율감소를 억제하고, 메모리 셀간의 누설전류를 방지할 수 있을 뿐 아니라 트렌치 내부에서 스토리지전극과 소오스가 완벽하게 연결되는 반도체 메모리장치를 실현할 수 있다.

Claims (9)

1. MOSFET와, 상기 MOSFET의 소오스에 연결되는 스토리전극을 갖춘 트렌치구조의 커패시터로 이루어진 반도체 메모리장치의 제조방법에 있어서, 상기 커패시터의 스토리지전극을 형성하는 공정은, 필드산화막에 의해 소자분리영역과 액티브영역이 한정된 반도체기판상에 다층막을 형성하는 공정과, 반도체기판의 트렌치가 형성될 영역상의 상기 다층막을 사진식각공정에 의해 제거하여 반도체 기판과 필드산화막의 일부를 노출시키는 공정 ; 상기 식각된 다층막의 측벽에 제1스페이서를 형성하고 연속하여 상기 결과물을 열산화시키는 공정 ; 상기 제1스페이서를 제거하고 이에 따라 노출되는 반도체기판을 식각하여 미세한 홈을 형성하는 공정 ; 상기 미세한 홈의 내부 및 상기 다층막 측벽에 제2스페이서를 형성하는 공정 ; 상기 다층막 및 제2스페이서를 마스크로 하여 반도체기판을 식각하여 트렌치를 형성하는 공정 ; 상기 트렌치 내벽에 누설전류방지막을 형성하는 공정 ; 및 상기 제2스페이서 및 남아 있는 다층막을 제거한 후 결과를 전면에 도전물질을 증착하여 커패시터 스토리지전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
2. 제1항에 있어서, 상기 다층막을 형성하는 공정은 질화막, 산화막 또는 다결정실리콘막을 순차적으로 증착하는 공정임을 특징으로 하는 반도체 메모리장치의 제조방법.
3. 제2항에 있어서, 상기 다층막을 형성하는 공정은 제1질화막, 제1산화막, 제2질화막, 제2산화막을 순차적으로 증착하는 공정임을 특징으로 하는 반도체 메모리장치의 제조방법.
4. 제1항에 있어서, 상기 제1질화막 스페이서는 200Å∼1000Å두께로 형성함을 특징으로 하는 반도체 메모리장치의 제조방법.
5. 제1항에 있어서, 상기 미세한 홈은 2000Å∼5000Å 깊이로 형성함을 특징으로 하는 반도체 메모리장치의 제조방법.
6. 제1항에 있어서, 상기 제2질화막 스페이서는 200Å∼1000Å 두께로 형성함을 특징으로 하는 반도체 메모리장치의 제조방법.
7. 제1항에 있어서, 상기 제1 및 제2스페이서는 열산화방지용 막으로 형성함을 특징으로 하는 반도체 메모리장치의 제조방법.
8. 제7항에 있어서, 제1항에 있어서, 상기 제1 및 제2스페이서는 질화막으로 형성함을 특징으로 하는 반도체 메모리장치의 제조방법.
9. 제1항에 있어서 상기 누설전류방지막은 산화막으로 형성함을 특징으로 하는 반도체장치의 제조방법.