KR100243260B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 단위면적당 셀커패시턴스를 증가시키고 소자의 전기적 특성을 향상시킬 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 반도체기판내의 소정위치에 횡방향으로 연장된 모양으로 형성된 매몰산화층, 상기 매몰산화층을 관통하는 모양으로 형성된 트렌치와, 상기 트렌치를 통하여 상기 트렌치에 의해 관통된 부분의 매몰산화층을 부분식각함으로써 형성된 트렌치 외벽의 돌기에 형성된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리장치 및 그 제조방법을 제공한다.

본 발명에 따르면, 단위면적당 셀커패시턴스를 증가시킬 수 있으며, 트렌치의 깊이를 줄이고도 같은 정전용량을 얻을 수 있으므로 공정상 유리하며, 매몰산화층으로 인해 소자분리특성이 향상되는 이점이 있다.

Description

반도체 메모리장치 및 그 제조방법

제1도는 종래 트렌치셀을 나타낸 간략한 레이아웃도.

제2도는 AST셀을 나타낸 간략한 레이아웃도.

제3도 내지 제6도는 AST셀을 구비한 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.

제7도 내지 제13도는 본 발명의 일실시예에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.

제14도 내지 제16도는 본 발명의 다른 실시예에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 단위면적당 셀용량을 증가시킴으로써 고집적 메모리소자의 제조를 가능하게 하는 반도체 메모리장치 및 그 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량 메모리소자의 개발이 활발히 진척되고 있으며, 특히 하나의 메모리 셀(cell)을 하나의 커패시터와 하나의 트랜지스터로 구성함으로써 고집적화에 유리한 디램(DRAM)의 괄목할만한 발전이 이루어져 왔다.

DRAM의 개발은 3년에 4배의 고집적화를 달성하게 되었는데, 현재 64Mb 및 256Mb의 개발을 위해 활발한 연구가 진행되고 있다.

이러한 반도체 메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하는데, 집적도가 4배 증가할 때 칩(chip)면적은 1.4배의 증가에 그치므로 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어, 기존의 커패시터구조로서는 한정된 면적에서 충분히 큰 셀 커패시턴스를 확보할 수 없다. 따라서, 제한된 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 연구가 요구되었다. 특히, 64Mb이상급의 DRAM을 실현하기 위해서는 약 1.5μ㎡의 메모리셀 영역에 충분한 축적용량을 확보할 수 있는 구조의 개발이 필요하다. 이를 위해 4Mb 및 16Mb급 DRAM에서 사용되고 있는 기존의 트렌치형 커패시터를 구비하는 메모리셀을 미세화하는 방법이 연구중인데, 이러한 연구에서 해결해야 할 가장 큰 문제는 미세화에 따른 메모리셀간의 누설전류에 대한 문제이다. 상기 누설전류는 2가지 경로가 있는데, 그 하나는 인접트렌치간의 누설전류이고, 다른 하나는 스토리지전극과 인접 소자형성영역(액티브영역) 사이의 누설전류이다.

이 중에서 상기 인접 트렌치간의 누설전류는 트렌치 내부에 스토리지전극을 형성하기 전에 누설전류방지용 산화막을 형성하는, 이른바 BSCC(Burried Stacked Capacitor Cell) 구조를 제안함으로써 해결할 수 있지만, 이 구조에 있어서도 상기 스토리지전극의 콘택부로 부터의 불순물확산 영향에 의한 상기 스토리지전극의 콘택부와 인접 소자형성 영역간의 누설문제는 여전히 문제점으로 지적되어 미세화에 장애가 되고 있다.

이에, 상기한 바와 같은 누설전류를 방지함과 동시에 64Mb이상의 DRAM에 적용가능한 새로운 메모리셀이 제시되었는데, 도시바(Toshiba)사에서 "Process Integration for 64M DRAM using an Asymmetrical Stacked Trench Capacitor(AST) cell"(K. Sunouch, F. Horiguchi, A. Nitayama, K. Hieda, H. Takato, N. Okabe, T. Ozaki, K. Hashimoto, S. Tkedai, A. Yagishita, A. Kumagae, Y. Takahashi and F. Masuoka, IEDM 90, pp. 647~650)의 기술을 발표했다.

제1도는 종래 트렌치셀을 나타낸 간략한 레이아웃도이고, 제2도는 상기 AST셀을 나타낸 간략한 레이아웃도이다.

제1도 및 제2도를 비교해 보면, 먼저 제1도에 도시된 상기 트렌치셀에서는 커패시터를 구성하는 트렌치(T1)가 소자형성영역(D1)에 대해 대칭적으로 배치되어 있는데 반해, 제2도에 도시된 상기 AST셀에서는 트렌치(T1)가 소자형성영역(D1)에 대해 비대칭적으로 배치되어 있고, 상기 AST셀에서는 커패시터의 제1전극으로 사용되는 스토리지전극의 콘택부(C1)는 상기 소자형성영역(D1) 내에 완전히 들어가 있으며, 상기 AST셀의 트렌치(T1) 내벽에는 기판과 상기 트렌치를 분리시키는 산화막(OX1)이 형성되어 있다. 따라서, 상기 AST셀은 트렌치의 비대칭적 배치의 효과로 인해 스토리지전극의 콘택부와 인접하는 소자형성영역간의 거리를 충분히 확보할 수 있어서, 상기 스토리지전극과 인접하는 소자형성영역간의 누설전류를 억제할 수 있다. 또한, 상기 트렌치의 내벽에 형성된 산화막(OX1)으로 인해 인접하는 트렌치간의 누설전류도 억제할 수 있게 되어 메모리셀의 미세화를 가능하게 한다.

따라서, 상기 AST셀에서는 트렌치 주변의 분리특성에 제한받지 않고 트렌치 직경을 크게할 수 있기 때문에, 충분한 축적용량의 확보도 용이하게 된다. 여기서, 미설명부호 A는 인접하는 소자형성영역간의 거리를, B는 인접하는 트렌치간의 거리를, C는 소자형성영역과 트렌치간의 거리를 각각 나타낸다.

제3도 내지 제6도는 상기 AST셀을 구비하는 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.

제3도는 반도체기판내에 트렌치가 형성되어 있는 상태의 단면도로서, 소자분리막(101)이 형성되어 있는 반도체기판(100)위에, 예컨대 산화막 및 질화막을 순차적으로 적층함으로써 제1절연막(1) 및 제2절연막(2)을 형성한다. 이어서, 상기 제2절연막을 패터닝한 다음 결과물 전면에 예컨대 HTO(High Temperature Oxide)를 적층하여 제3절연막(3)을 형성한다. 계속해서, 상기 제3절연막(3) 위에 포토레지스트를 도포한 후, 트렌치형성을 위한 마스크패턴을 적용하여 노광 및 현상 등의 공정을 거쳐 제1포토레지스트패턴(4)을 형성한 다음에, 상기 제1포토레지스패턴(4)을 식각마스크로 하고 상기 반도체기판을 식각대상물로 하는 소정의 식각공정을 행하여 상기 반도체기판에 소정깊이의 트렌치를 형성한다. 이어서, 상기 제1포토레지스트패턴을 제거한 다음, 상기 트렌치를 열산화시켜 상기 트렌치의 내벽에 인접하는 트렌치간의 누설전류를 방지하기 위한 누설전류방지막(11)을 형성한다.

제4도는 콘택부(CA)의 형성공정을 도시한 단면도로서, 상기 트렌치 내부에 형성될 커패시터의 스토리지전극과 트랜지스터의 소오스영역과의 콘택부를 형성하기 위하여, 결과물 전면에 포토레지스트를 도포한 다음, 노광 및 현상등의 공정을 거쳐 제2포토레지스트패턴(5)을 형성한다. 이어서, 상기 제2포토레지스트패턴(5)을 마스크로 하여 상기 누설전류방지막의 일부를 제거함으로써 상기 스토리지전극의 콘택부(CA)를 형성한다. 이로써, 상기 콘택부의 형성공정에 의해 상기 스토리지전극의 콘택부는 완전히 소자형성영역내에 들어갈 수 있고, 따라서 인접하는 소자형성영역과의 거리를 충분히 확보할 수 있다.

제5도는 커패시터의 제1전극 및 유전체막의 형성공정을 도시한 것으로, 상기 제2포토레지스트패턴을 제거한 후, 결과물 전면에 예컨대 불순물이 도우핑된 다결정실리콘과 같은 도전물질을 침적하고 이를 패터닝함으로써 스토리지전극(13)을 형성한다. 이어서, 상기 스토리지전극(13) 위에 고유전물질을 도포하여 유전체막(15)을 형성한다.

제6도는 커패시터 제2전극 및 트랜지스터 형성공정을 도시한 것으로, 상기 유전체막이 형성되어 있는 결과물 전면에 예컨대 불순물이 도우핑된 다결정실리콘과 같은 도전물질을 침적하고 이를 패터닝함으로써 플레이트전극(17)을 형성한다. 이렇게 하여 상기 스토리지전극(13), 유전체막(15) 및 플레이트전극(17)으로 이루어지는 커패시터를 완성한다. 상기 커패시터의 형성후, 도시된 바와 같이 게이트전극(G), 소오스(20) 및 드레인영역(도시되지 않음)을 형성함으로써 트랜지스터를 완성하게 된다.

상술한 바와 같은 종래 AST셀을 구비한 반도체 메모리장치의 제조방법에서, 상기 플레이트전극을 형성하기 위하여 도전물질을 침적한 후 사진식각공정을 통하여 이를 패터닝할 때 참조부호 S1 또는 S2의 경우로 식각될 수 있다.

참조부호 S1의 경우로 플레이트전극이 형성되면 상기 플레이트전극 형성을 위한 스페이스(D)로 인해 디바이스의 고집적화가 진행되면 공정상의 마아진이 부족하게 되는 문제점이 있다. 또한, 참조부호 S2의 경우로 도전물질이 과다식각되어 플레이트전극이 형성되면 상기 식각공정시 유전체막이 노출되어 손상을 입게될 확률이 커지게 되고, 이로인해 디바이스의 제작이 완료된 후에 소자의 신뢰성에 나쁜 영향을 미치는 문제점이 있다.

본 발명의 더욱 많은 셀커패시턴스를 확보할 수 있으며 소자의 전기적 특성을 개선할 수 있는 구조의 커패시터를 구비한 반도체 메모리장치를 제공함에 있다.

본 발명의 다른 목적은 상기 목적을 달성하기 위하여 그 적합한 제조방법을 제공함에 있다.

상기 본 발명의 목적을 달성하기 위한 반도체 메모리장치는, 반도체기판내의 소정위치에 횡방향으로 연장된 모양으로 형성된 매몰산화층; 상기 매몰산화층을 관통하는 모양으로 형성된 트렌치와, 상기 트렌치를 통하여 상기 트렌치에 의해 관통된 부분의 매몰산화층을 부분식각함으로써 형성된 트렌치 외벽의 돌기에 형성된 커패시터를 포함하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 반도체 메모리장치의 제조방법은, 반도체기판의 비활성영역에 필드산화막을 형성하는 공정; 상기 반도체기판에 소정의 에너지로 산소가스를 주입한 후 열처리하여 상기 반도체기판내의 소정 깊이에 매몰산화층을 형성하는 공정; 상기 반도체기판을 이방성식각하여 상기 매몰산화층을 관통하는 트렌치를 형성하는 공정; 상기 트렌치를 통하여 상기 트렌치에 의해 관통된 부분의 매몰산화층을 부분식각함으로써 공동을 형성하는 공정; 상기 트렌치 및 공동에 도전물질을 증착한 후 이방성식각하여 스토리지전극을 형성하는 공정; 결과물 전면에 고유전물질을 도포하여 유전체막을 형성하는 공정; 및 결과물 전면에 도전물질을 증착한 후 이방성식각하여 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명에 대해 더욱 상세히 설명하기로 한다.

제7도 내지 제13도는 본 발명의 제1실시예에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.

제7도는 필드산화막(101) 및 매몰산화층(Burried Oxide)(30)형성공정을 도시한 것으로, 통상적인 LOCOS(Local Oxidation of Silicon)법을 사용하여 비활성영역의 반도체기판(100)에 약 5,000Å정도 두께의 필득산화막(101)을 형성한다. 이어서, 필드산화막이 형성되어 있는 상기 반도체기판(100) 내에 1.8×10¹⁸ions/㎠의 도우즈(dose)와 400keV~500keV의 에너지로 산소가스(O₂)를 이온주입한다. 이때, 이온주입 깊이(depth)는 약 1.1㎛, 이온주입 폭은 약 0.18㎛가 되게 이온주입을 실시한다.

이어서, 산소이온이 주입되어 있는 상기 반도체기판을 고온, 약 1,200℃~1,400℃정도의 온도에서 열처리공정(annealing)을 실시하여 약 4,000Å~5,000Å 두께의 매몰산화층(30)이 형성되도록 한다. 이때, 필드산화막(101)의 아랫부분에는 상기 필드산화막으로 인해 이온주입이 얕게 이루어지므로 필드산화막(101)과 매몰산화막층(30) 사이의 폭이 활성영역의 아랫부분보다 좁게 형성되므로 소자분리특성이 좋아진다.

제8도는 트랜지스터 형성공정을 도시한 것으로, 반도체기판 전면에 게이트절연막, 도전물질(예컨대 불순물이 도우핑된 폴리실리콘), 절연물질을 차례로 적층한 다음 패터닝하여 게이트전극패턴을 형성한 후, 상기 게이트전극패턴을 마스크로 하여 상기 반도체기판에 불순물이온을 주입함으로써 트랜지스터의 소오스영역(43) 및 드레인영역(42)을 형성한다. 이어서, 층간절연막으로 예컨대 고온산화막(HTO)(38), 실리콘질화막(SiN)(40)과 같은 절연물질을 한층 또는 다층으로 적층하여 절연막을 형성한다.

제9도는 트렌치 형성공정을 도시한 것으로, 결과물 전면에 마스크용 물질로 포토레지스트를 도포한 다음 노광 및 현상공정 등을 거쳐 트렌치를 형성할 영역, 즉 트랜지스터의 소오스영역의 위치에 개구부를 가지는 포토레지스트패턴(46)을 형성한다. 이어서, 상기 포토레지스트패턴(46)을 식각마스크로 하여 상기 포토레지스트패턴에 의해 노출된 하부의 막들을 제거한 다음, 예컨대 반응성이온식각(RIE)법을 사용하여 노출된 반도체기판을 식각대상물로 하고, 상기 포토레지스트패턴을 식각마스크로 하는 식각공정을 실시하여 약 4㎛정도의 깊이의 트렌치(48)을 형성한다. 이때, 매몰산화층(30)은 기판으로부터 약 1.1㎛정도의 깊이에 형성되어 있으므로, 상기 트렌치(48)는 상기 매몰산화층(30)을 뚫는 형태로 형성된다.

제10도는 상기 매몰산화층의 소정부분에 상기 트렌치와 연결된 공동(Cavity)를 형성하는 공정을 도시한 것으로, 상기 트렌치의 내벽에 수직콘택(Vertical Contact)을 형성하기 위하여 BF₂가스를 이온주입한 후, 누설전류를 줄이기 위하여 상기 트렌치의 내벽에 희생산화막을 형성한다. 이어서, 예컨대 BOE(Buffered Oxide Etchant)와 같은 산화막 식각용액을 사용하여 상기 트렌치를 통하여 상기 매몰산층을 습식식각하여 도시된 바와 같이 상기 트렌치와 연결된 공동(Cavity)을 형성한다.

제11도를 참조하면, 공동이 형성된 반도체기판을 열산화시켜 상기 동공의 내벽에 누설전류를 방지하기 위한 누설전류방지막(52)을 형성한다. 이어서, 트랜지스터의 소오스영역과 커패시터의 스토리지전극사이의 콘택(CA)을 형성하기 위하여 결과물 전면에 포토레지스트패턴(54)을 형성한 후, 상기 포토레지스트패턴(54)에 의해 노출된 부분의 상기 누설전류방지막을 제거한다.

제12도는 커패시터의 스토리지전극(56) 형성공정을 도시한 것으로, 상기 콘택형성을 위한 포토레지스트패턴을 제거한 후, 결과물 전면에, 예컨대 불순물이 도우핑된 폴리실리콘과 같은 도전물질을 도포한 다음 상기 도전물질을 패터닝함으로써 스토리지전극(56)을 형성한다.

제13도는 커패시터 유전체막(58) 및 플레이트전극(60) 형성공정을 도시한 것으로, 스토리지전극이 형성된 결과물 전면에 고유전물질을 도포하여 유전체막(58)을 형성한다. 이때, 상기 유전체막은, 예컨대 실리콘질화막(SiN)과 같은 단일 유전막을 사용하거나, 소자의 전기적 특성을 향상시키기 위하여 질화막/산화막의 NO구조 또는 산화막/질화막/산화막의 ONO구조를 사용하여 형성할 수도 있다. 이어서, 결과물 전면에 불순물이 도우핑된 폴리실리콘과 같은 도전물질을 도포한 후 상기 도전물질을 패터닝함으로써 플레이트전극(60)을 형성한다.

도시된 바와 같이, 종래의 트렌치를 이용한 커패시터에 비해 공동에 의한 영역(S)만큼 유효커패시터 면적이 늘어나게 되므로 셀커패시턴스가 증가된다. 실제로, 동일한 트렌치폭에 대해 종래에 비해 커패시터면적이 30%정도 증가되므로 40fF~45fF의 정전용량을 가지는 종래의 트렌치형 커패시터에 본 발명을 적용했을 때 52fF~58fF정도로 정전용량을 증가시키는 효과가 있다.

제14도 내지 제16도는 본 발명의 다른 실시예에 따른 단면도들로서, 여러층의 매몰산화층을 형성함으로써 트렌치의 측면에 여러개의 돌기를 만들어 상기 제1실시예에 비해 정전용량을 더욱 증가시킬 수 있는 방법을 제시한다.

제14도를 참조하면, 반도체기판(100) 내에 다층의 매몰산화층이 형성되어 있는 상태의 단면도로서, 필드산화막(101) 형성공정 후 상기 반도체기판(100)에 고에너지의 이온주입공정을 행함으로써 상기 반도체기판내에 이온주입층을 형성한다. 이때, 상기 이온주입시 상기 이온주입층의 확산으로 형성될 매몰산화층이 다층으로 형성되도록 하기 위하여 이온주입에너지를 각각 다르게 하여 여러차례 실시한다. 이어서, 여러층의 이온주입층이 형성된 반도체기판을 약 1,200℃~1,400℃의 온도에서 열처리를 실시함으로서 도시된 바와 같이 반도체기판내에 서로 다른 깊이를 가지는 다층의 매몰산화층이 형성된다. 상기 이온주입 에너지에 따른 매몰산화층의 깊이(depth;△Rp) 및 폭(width)은 다음의 〈표 1〉과 같이 나타난다(본 실시예에서는 다섯층의 매몰산화층을 형성하였으나 소자의 특성에 따라 달리 할 수 있음).

제15도를 참조하면, 반도체기판(100) 내에 트렌치와 공동들이 형성되어 있는 상태의 단면도로서, 제1실시예와 동일한 방법으로 이방성식각법을 사용하여 상기 반도체기판내에 매몰산화층을 관통하는 트렌치를 형성한 다음, 상기 트렌치를 통하여 상기 매몰산화층을 습식식각함으로써 도시된 바와 같이, 트렌치와 상기 트렌치에 연결된 여러개의 공동들을 형성한다.

제16도를 참조하면, 본 발명의 다른 실시에에 따른 커패시터가 완성된 상태의 단면도로서, 상기 제15도의 공정에서 형성된 상기 트렌치 및 공동내에 누설전류방지막(52)을 형성한 다음, 소오스영역과 스토리지전극 사이의 콘택을 형성하기 위한 공정을 행한다. 이어서, 제1실시예와 동일한 방법으로 상기 트렌치 및 공동에 도전물질을 증착하여 패터닝함으로써 스토리지전극(56)을 형성하고, 상기 도전물질 위에 고유전물질을 도포함으로써 커패시터의 유전체막(58)을 형성한 후, 결과물 전면에 도전물질을 증착하여 패터닝함으로써 플레이트전극(60)을 형성한다.

상기 본 발명의 다른 실시예에 따르면, 트렌치의 외벽에 여러개의 돌기를 형성함으로써 커패시터의 유효면적이 크게 늘어나므로 제1실시예에 비해 정전용량을 크게 증가시킬 수 있다.

상술한 본 발명에 따른 반도체 메모리장치 및 그 제조방법의 일실시예에 따르면, 단위면적당 셀커패시턴스를 증가시킬 수 있으며, 트렌치의 깊이를 줄이고도 같은 정전용량을 얻을 수 있으므로 공정상 유리하며, 매몰산화층으로 인해 소자분리특성이 향상되는 이점이 있다.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 사상내에서 여러가지 변형이 가능함은 물론이다.

Claims (11)

1. 반도체기판내의 소정위치에 횡방향으로 연장된 모양으로 형성된 매몰산화층; 상기 매몰산화층을 관통하는 모양으로 형성된 트렌치와, 상기 트렌치를 통하여 상기 트렌치에 의해 관통된 부분의 매몰산화층을 부분식각함으로써 상기 트렌치의 외벽에 형성된 돌기에 형성된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 매몰산화층은 단층 또는 각각이 서로 다른 깊이에 형성된 다층구조인 것을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 트렌치의 외벽에 형성된 돌기는 한 개 또는 그 이상인 것을 특징으로 하는 반도체 메모리장치.
4. 제1항에 있어서, 상기 트렌치의 외벽에 형성된 돌기는 상기 메몰산화층을 파고드는 모양으로 형성된 것을 특징으로 하는 반도체 메모리장치.
5. 반도체기판의 비활성영역에 필드산화막을 형성하는 공정; 상기 반도체기판에 소정의 에너지로 산소가스를 주입한 후 열처리하여 상기 반도체기판내의 소정 깊이에 매몰산화층을 형성하는 공정; 상기 반도체기판을 이방성식각하여 상기 매몰산화층을 관통하는 트렌치를 형성하는 공정; 상기 트렌치를 통하여 상기 트렌치에 의해 관통된 부분의 매몰산화층을 부분식각함으로써 공동을 형성하는 공정; 상기 트렌치 및 공동에 도전물질을 증착한 후 이방성식각하여 스토리지전극을 형성하는 공정; 결과물 전면에 고유전물질을 도포하여 유전체막을 형성하는 공정; 결과물 전면에 도전물질을 증착한 후 이방성식각하여 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
6. 제5항에 있어서, 상기 매몰산화층을 한 층 또는 서로 다른 깊이에 다층으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
7. 제6항에 있어서, 상기 매몰산화층을 다층으로 형성할 경우 각각의 매몰산화층을 형성하기 위한 산소이온주입시 각각의 에너지밴드(energy band)를 다르게 주어 실시하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
8. 제5항에 있어서, 상기 매몰산화층은 셀영역 아랫부분보다 필드산화막의 아랫부분에서 얕게 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제5항에 있어서, 상기 매몰산화층은 셀영역 아랫부분보다 필드산화막의 아랫부분에서 얇게 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
10. 제5항에 있어서, 상기 공동은 상기 트렌치를 통하여 상기 매몰산화층을 습식식각함으로써 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
11. 제5항에 있어서, 상기 공동을 형성하는 공정후 상기 트렌치 및 공동의 내벽을 열산화시켜 얇은 절연막을 형성하는 공정, 트랜지스터의 소오스영역과 커패시터의 스토리지전극 사이의 콘택을 형성하기 위하여 상기 절연막을 부분식각하는 공정을 더 추가하는 것을 특징으로 하는 반도체장치의 제조방법.