KR920004370B1

KR920004370B1 - 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 d램 셀과 그 제조방법

Info

Publication number: KR920004370B1
Application number: KR1019890017061A
Authority: KR
Inventors: 이진호; 이규홍; 김천수; 김대용
Original assignee: 재단법인 한국전자통신연구소; 경상현
Priority date: 1989-11-23
Filing date: 1989-11-23
Publication date: 1992-06-04
Also published as: KR910010712A

Abstract

내용 없음.

Description

이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀과 그 제조방법

제 1a 도는 종래의 스택구조를 갖는 D램 셀의 단면도.

제 1b 도는 종래의 실린더형의 저장 전극을 가지는 스택구조의 D램 셀의 단면도.

제 2a~k 도는 본 발명의 제조순서를 나타낸 단면도.

제 3 도는 본 발명의 전체 구성을 나타낸 단면도.

제 4 도는 본 발명의 배열상태를 나타낸 개략도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 실리콘기판 5 : 필드 산화막

6 : 게이트 산화막 7 : 다결정 실리콘층

9 : 산화막 측벽 스페이서 10 : 폴리사이드 층

16 : 그리드 모양의 산화막 18 : 폴리실리콘 측벽 전극

19 : 산화막 측벽 스페이서 20 : 두번째 포리실리콘 측벽 전극

22 : 감광막 23 : 플레이트용 전극

본 발명은 스택(STACK)구조의 메모리 셀에 관한 것으로, 특히 16메가, 64메가급 D램(RAM) 셀에 적용할 수 있는 이중 폴리실리콘 측벽(SIDE WALL) 전극을 갖는 스택구조의 D램 셀과 그 제조방법에 관한 것이다.

최근 반도체 메모리 소자는 1메가 D램은 양산 단계에 있으며, 4메가 및 16메가 D램은 시제품의 단계에 와 있고, 64메가 D램도 계속 개발되는 실정이다. 그리고 이러한 대용량의 기억소자(D램)를 개발하기 위하여는 사진전사 기술이나 얇은 박막 형성기술등과 같은 기본기술의 발전이 선행되어야 함은 물론이지만, 그에 못지 않게 D램 셀의 개발도 함께 이루어져야 한다는 사실은 이미 알려진 것이다.

이러한 요구로 이하여 D램 셀은 초기의 평면 구조에서 스택이나 홈(TRENCH)의 구조와 같이 3차원 모양의 저장 캐패시터 구조를 가지거나 새로운 형태의 메모리 셀 구조등으로 많은 변화를 거듭하였으며, 공정이 허용하는 범위에서 가능한 면적효율을 극대화하는 방향으로 진행되고 있다. 그리고 제조의 용이성과 알파 입자에서의 면역성등으로 인해 최근에는 고집적 D램 셀로 스택구조를 선호하고 있다.

기존의 스택(STACK)형 셀을 제조하는 공정에서 저장 전극의 면적을 증가시키는데 제약조건으로는 저장 전극의 면적과 높이이다.

비트라인과 트랜스퍼(Transfer) 트랜지스터의 드레인과의 접촉을 위하여 캐패시터 접촉영역 이상으로 증가시킬 수 없을 뿐만 아니라, 저장 전극의 면적을 증가시키기 위하여 저장 전극을 높게 하게 되면 비트라인의 접촉에 어려움을 주게 되었다.

이를 상세히 기술하여 보면 다음과 같다.

제 1a 도는 종래의 스택구조의 D램 셀을 나타낸 것으로, 인접한 셀의 저장 전극과 비트라인 접촉사이의 부분이 저장 캐패시터가 되는데 이 부분의 면적을 더 이상 증가시킬 수 없으며, 비트라인의 접촉으로 인하여 저장 전극의 높이를 더 이상 높일 수 없는 문제점이 있었다.

그러므로 일본의 미시비시사가 64메가 D램용으로 개발하여 발표한 (b)도와 같은 실린더형의 저장 전극을 갖는 스택구조의 D램 셀에 있어서는, 저장 전극을 실린더형으로 수직하게 세워서 캐패시터의 면적을 증가시킴으로써 면적효율을 증대되도록 하였다.

여기서 비트라인 접촉을 텅스텐을 이용하여 플럭(W-Plag)으로 사용하였으며 1.5㎛²의 셀 면적에서 5nm의 유효 산화막과 1.5㎛의 저장 전극의 높이로 30fF의 저장 캐패시터 값을 얻었다.

그러나 상기와 같은 스택구조의 D램 셀은 그 제조공정이 복잡하고, 마스크층의 수가 증가되는 등의 문제점이 있었다.

이에 따라 본 발명의 고집적 반도체 D램 제조를 위하여 면적 효율이 증대되도록한 이중 폴리실리콘 측벽 구조를 갖는 스택구조의 D램 셀과 그 제조방법을 제공하는 것을 그 목적으로 한다.

이를 위하여 본 발명은 산화막 그리드를 최소선폭으로 형성한 후, 폴리실리콘을 증착하여 그리드의 높이만큼의 측벽 전극을 셀을 둘러싼 형태로 크게 형성하고 비트라인을 먼저 만들어 줌으로써 비트라인 접촉 부분까지 저장 전극을 형성시켜 면적 효율을 극대화한 것이다.

본 발명을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다.

제 2 도는 제조공정을 순서대로 나타낸 것으로서, 이에 따라 제조방법을 상세히 기술한다.

(a)도는 활성화 영역을 정의하는 상태를 나타낸 것으로, P형 실리콘(Silicon)기판(1)의 상면에 PAD 산화막(2)과 질화 실리콘막(3)을 각각 25nm와 50~100nm 정도 도포하여 활성화 영역을 정의한 다음, 활성화 영역을 제외한 전 영역의 질화 실리콘막(3)을 식각한 후, 붕소를 60KeV의 에너지와 3E13㎝^-2의 도오즈(DOSE)로 이온 주입한 것이다.

(b)도는 필드 산화막을 형성하는 상태를 나타낸 것으로, 붕소를 이온 주입한 후 LOCOS(Local Oxidation of Silicon)방법이나 SWAMI(SIDE WALL ISOLATION)방법으로 활성화 영역을 제외한 부분에 500nm 정도의 필드 산화막(5)을 기른 다음, 남아 있는 질화 실리콘막(3)을 습식식각으로 제거하고 PAD 산화막(2)도 버퍼(Buffered)HF로 제거하고, 필드 산화막(5)의 저면에 P형 확산층(4)을 형성한 것이다.

(c)도는 게이트 및 산화막 측벽 스페이서를 형성하는 상태를 나타낸 것으로, 활성화 영역에 게이트 산화막(6)을 열산화 방법으로 TCA(Trichlorethane)를 소량 첨가하는 분위기에서 10~20nm 정도 기른 다음, 다결정 실리콘층(7)을 저압 화학적 기상 증착방법(Low Pressure Chemical Vapor Deposition Method)으로 300nm 정도의 두께로 증착하고, POCL 3의분위기에서 N⁺로 도우핑시킨 후, 디글레이즈(Deglaze)한 LOT(8)를 300nm 정도 도포한 다음 게이트 마스크를 이용하여 LOT(8), 다결정 실리콘층(7)의 순으로 건식식각한 다음에 다시 LTO를 300nm 정도 도포하고 RIE 방법으로 식각하여 산화막 측벽 스페이서(9)를 형성한 것이다.

(d)도는 비트라인을 형성하는 상태를 나타낸 것으로, 먼저 정의한 게이트 부분을 제외한 영역 즉, 소오스와 드레인의 영역을 비소(As)이온을 이용하여 80KeV의 에너지로 1E16㎝^-2의 도오즈로 이온 주입하고 RTP(Repid Thermal Processor)로 1100℃에서 약 10초 동안 열처리하여 소오스와 드레인(14)을 형성한다. 폴리실리콘을 저압 화학적 기상증착방법으로 300nm 정도 도포하여 POCL 3의 분위기에서 도우핑하고 디글레이즈 한다. 그위에 TiSi 2.6을 100nm 정도의 두께로 도포하여 RTP로 800℃의 온도에서 30초 동안 열처리하면서 비트라인용 폴리사이드층(10)을 형성한다. 그위에 LTO(12)를 300nm 정도 도포한 다음 비트라인 마스크로써 비트라인을 정의하고, LTO(12), 폴리사이드층(10)의 순서로 건식식각을 한다.

다음에 다시 LTO를 300nm 정도 도포한 후 그 두께만큼 건식식각을 행하면서 비트라인 측벽 스페이서(13)를 형성하여 저장 전극과 플레이트 전극, 비트라인간의 아이솔레이션(Isolation) 역할을 하도록 한다. 비트라인을 저장 전극보다 먼저 만들기 위하여 본 발명에서는 활성화 영역을 제 4 도에서와 같이 브이(V)자 구조로 배열하였다.

여기서 비트라인을 저장 전극보다 먼저 만들기 위해서는 일반적으로 많이 쓰는 방식인 비트라인을 활성화 영역의 길이 방향으로 형성하면서 활성화 영역과 비트라인 접촉을 위하여 비트라인이 약간씩 돌출되는 형태를 취하여도 무방하다.

지금까지의 공정을 널리 알려진 일반적인 공정이고, 전체의 상면에 질화 실리콘막(11)을 50~100nm 정도의 두께로 도포하는데 이 질화 실리콘막(11)은 그리드 모양의 산화막을 형성할 때 산화막에 에치 정지 층(Etch stop layer)으로 이용하는 것이다.

(e)도는 전하 저장 전극을 형성하기 위한 그리도 모양의 산화막을 형성하는 상태를 나타낸 것으로, 질화 실리콘막(11)을 도포한 다음 트랜지스터의 소오스 부분과 전극간의 접촉부위(15)를 정의하고 식각을하여 폴리실리콘 증착시 측벽 전극 형성과 소오스 접촉이 동시에 이루어지도록 한다. 산화막 그리드(GRID)를 형성하기 위하여 산화막을 화학적 기상 증착방법으로 1~2㎛ 정도 증착한 다음 최소 선폭으로 패턴을 형성하고 식각하여 그리드 모양의 산화막(16)을 형성시킨다.

이때 산화막(16)의 그리드 폭이 좁을수록 전하 전극의 형성면적이 커지게 되므로 리프트-오프(LIFT-OFF)나 MLR(Multi Layer Resist)공정, 오버 익스 포우즈(Over Expose)등이나 그 밖에 어드반스 리소그라피(Advanced Lithography)기술등의 가능한 방법으로 골곡이 있는 면위에 좁은 폭의 산화막 패턴을 형성시키는 것이 중요하다.

(f)도는 폴리실리콘 측벽 전극을 형성하는 상태를 나타낸 것으로 리그드 모양의 산화막(16)을 형성한 다음 전하 저장용 전극으로 폴리실리콘을 50~100nm 정도 증착하여 폴리실리콘 측벽(SIDE WALL)전극(18)을 형성한다.

(g)도는 산화막 측벽 스페이서를 형성하는 상태를 나타낸 것으로, 폴리실리콘 측벽 전극(18)을 형성한 다음 산화막을 화학적 기상 증착방법으로 50~100nm 정도의 두께로 도포한 다음 반응성 이온 부식(RIE ; Reactive Ion Etching) 방법으로 건식식각하여 산화막 측벽 스페이서(19)를 남기는 것이다.

(h)도는 두 번째 폴리실리콘 측벽 전극을 형성하는 상태를 나타낸 것으로, 산화막 측벽 스페이서(19)가 형성된 후에 전하 저장용 전극으로 폴리실리콘을 두 번째로 얇게 증착하되, 이때의 폴리실리콘은 첫 번째의 폴리실리콘 측벽 전극(18)과 동일한 두께로 증착하여 두 번째 폴리실리콘 측벽 전극(20)을 형성한 것이다.

(i)도는 전하 저장용 측벽 전극을 이웃하는 셀과 서로 분리시키는 상태를 나타낸 것으로, 액상의 감광막(Phofo Resist)(22)를 그리드 모양의 산화막(16)의 높이보다 높게 채운 다음, 감광막(22)을 O₂의 분위기에서 에치백(Etch back)하면 산화막(16)의 윗 부분에 있는 폴리실리콘만 식각이 되어 이웃하는 셀간의 전극들이 서로 분리되면서 이중의 컵 모양을 갖는 저장 전극이 형성된다. 이때 하측에는 폴리실리콘 측벽 전극(18), (20)이 그대로 남게 되어 폴리실리콘 측벽 전극(18), (20)과 트랜지스터의 소오스가 서로 연결된 상태가 된다.

한편, 이중 폴리실리콘 측벽 전극을 형성하는 또 다른 실시예로는 제 2j 도에 도시한 것과 같이 두 번째로 증착한 폴리실리콘 측벽 전극(20)을 반응성 이온부식의 방법으로 건식식각하여 폴리실리콘 측벽스페이서(19)를 먼저 만든 다음 전술된 방법과 같이 액상의 감광막(22)을 도포하고 첫 번째 증착된 폴리실리콘 측벽 전극(18)의 폴리 실리콘을 에치백하여 이웃하는 셀과의 전하 저장 전극들이 서로 분리되도록 함으로써 이중 폴리실리콘 측벽 전극을 형성하여도 무방하다.

이와 같이 다른 실시예에 의하면 본 발명의 방법에 비해 두 번째 폴리실리콘 측벽 전극(20)을 반응성 이온부식 방법으로 건식식각하여 측벽 스페이서를 만들어야 하는 번거로움이 있는 반면에 전하 전극의 바닥 부분에 첫 번째 폴리실리콘 측벽 전극(18)으로만 이루어지므로 두께가 두꺼워 지지않는 장점이 있는 것이다.

(k)도는 전하 저장용 전극을 노출시키는 상태를 나타낸 것으로, 감광막(22)을 제거한 다음, 산화막 측벽 스페이서(19)와 그리드 모양의 산화막(16)을 습식식각으로 모두 제거하여 전하 저장용 전극인 폴리실리콘 측벽 전극(18), (20)이 노출되도록 한 것이다.

이상과 같이 제조공정에 의하여 형성된 폴리실리콘 측벽 전극(18), (20)을 POCL 3의 분위기에서 N⁺도우핑하고, 디글레이즈 한 다음에 캐패시터 유전막(도면에 도시않됨)을 4~8nm 정도로 얇게 형성한다. 이때의 캐패시터 유전막은 ONO(산화막/질화막/산화막)의 구조를 사용한다.

다음에 플레이트(Plate)용 폴리실리콘을 증착하고 역시 POCL 3의 분위기에서 도우핑한 후, 플레이트 마스크로 정의하여 식각을 하면서 플레이트용 전극(23)형성함으로써, 제 3 도에 도시한 것과 같은 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀이 완성되는 것이다.

제 4 도는 D램 셀의 배열상태를 나타낸 것으로, 24는 워드라인, 25는 비트라인, 26은 저장 전극 접촉부위, 27은 활성화 영역, 28은 비트라인 접촉, 29는 그리드 모양의 산화막, 30은 캐패시터 플레이트를 각각 나타낸다. 따라서 본 발명은 저장 전극인 폴리실리콘 측벽 전극(18), (20)을 형성하기 전에 비트라인을 먼저 형성하고, 벽면의 폴리실리콘 측벽 전극(18), (20)의 높이를 높게하여 고밀도의 D램 셀의 제조가 가능하도록 한 것이다.

또한 종래의 스택구조의 마스크층의 수와 동일한 마스크층의 수로서 공정이 가능할 뿐만 아니라 16메가, 64메가용 스택구조의 D램 셀보다 제작이 용이하고, 그 구조가 단순한 것이다.

특히, 이중의 폴리실리콘 측벽 전극(18), (20)을 저장 전극으로 세우고 이들의 내면과 외면의 양면을 모두 전하 저장용 캐패시터로 이용되도록 한 것이다.

Claims

P형 실리콘 기판(1)상에 활성화 영역을 정의하는 단계와, 트랜지스터를 형성한 다음 비트라인용으로 폴리사이드층(10)을 형성하는 단계와, 에치 정지 층으로 질화 실리콘막(11)을 50~100nm 정도 도포하는 단계와, 트랜지스터의 소오스와 저장 전극간의 접촉부위(15)를 정의하고 최소 선폭으로 그리드 모양의 산화막(16)을 형성하는 단계와, 전하 저장용의 폴리실리콘 측벽 전극(18)을 50~100nm로 증착한 다음 산화막을 도포하고 건식식각하여 산화막 측벽 스페이서(19)를 형성하는 단계와, 두 번째 폴리실리콘 측벽 전극(20)을 증착한 다음 감광막(22)을 도포하고 폴리실리콘을 에치백하여 이중 폴리실리콘 측벽 전극을 형성하는 단계와, 폴리실리콘 측벽 전극(18),(20)을 N⁺로 도우핑하고 캐패시터용 유전막을 형성한 다음 플레이트용 전극(23)을 정의하는 단계들에 의하여 제조됨을 특징으로하는 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀.
P형 실리콘기판(1)상에 활성화 영역을 정의하는 단계와, 트랜지스터를 형성한 다음 비트라인용으로 폴리사이드층(10)을 형성하는 단계와, 에치 정지 층으로 질화 실리콘막(11)을 50~100nm 정도 도포하는 단계와, 트랜지스터의 소오스와 저장 전극간의 접촉부위(15)를 정의하고 최소 선폭으로 그리드 모양의 산화막(16)을 형성하는 단계와, 전하 저장용의 폴리실리콘 측벽 전극(18)을 50~100nm로 증착한 다음 산화막을 도포하고 건식식각하여 산화막 측벽 스페이서(19)를 형성하는 단계와, 두 번째 폴리실리콘 측벽 전극(20)을 증착한 다음 감광막(22)을 도포하고 폴리실리콘을 에치백하여 이중 폴리실리콘 측벽 전극을 형성하는 단계와, 폴리실리콘 측벽 전극(18),(20)을 N⁺로 도핑하고 캐패시터용 유전막을 형성한 다음 플레이트용 전극(23)을 정의하는 단계들에 의하여 제조되도록 한 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀의 제조 방법.
제 2 항에 있어서, 산화막(16)을 그리드 모양으로 형성하고, 폴리실리콘 측벽 전극(18)을 1차 증착한 후 산화막을 도포하여 건식식각하여 산화막 측벽 스페이서(19)를 형성하고, 다음에 두 번째 폴리실리콘 측벽 전극(20)을 증착한 후 감광막(22)을 도포한 상태에서 폴리실리콘 측벽 전극(18), (20)의 상단부를 에치백하여 이웃하는 셀 간의 저장 전극이 서로 분리되도록 한 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀의 제조 방법.
제 2 항 또는 제 3 항에 있어서, 산화막(16)을 그리드 모양으로 형성하고, 폴리실리콘 측벽 전극(18)을 1차 증착한 후 산화막을 도포하여 산화막 측벽 스페이서(19)를 형성하고, 두 번째 폴리실리콘 측벽 전극(20)을 증착한 후 건식식각하여 폴리실리콘 측벽 스페이서를 형성한 다음, 감광막(22)을 도포한 후 폴리실리콘측벽 전극(18),(20)을 에치백하면서 이웃하는 셀 간의 저장 전극이 분리되도록 한 이중 폴리실리콘 측벽 전극을 갖는 스택구조의 D램 셀의 제조 방법.