KR960003775B1 - 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도 내지 제 5 도는 종래의 트렌치셀 커패시터를 갖춘 반도체 메모리장치의 제조방법을 나타낸 공정순서도.
제 6 도 내지 제 10 도는 본 발명의 제 1 실시예에 의한 트랜지셀 커패시터를 갖춘 반도체 메모리장치의 제조방법을 나타낸 공정순서도.
제 11 도 및 제 12 도는 본 발명의 제 2 실시예에 의한 트랜지셀 커패시터를 갖춘 반도체 메모리장치의 제조방법을 나타낸 고정순서도.
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 트렌치셀 커패시터를 갖춘 반도체 메모리장치의 커패시터 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량 메모리소자의 개발이 활발히 진척되고 있으며, 특히 하나의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.
반도체 메모리장치는 정보의 독출과 저장을 위해 큰 커패시터용량을 가져야 하는데, 집적도가 4배 증가할 때 칩(chip)의 면적은 1.4배의 증가에 그치므로 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시터용량을 확보할 수 없다. 따라서 제한된 면적내에서 보다 큰 커패시터 용량을 얻기 위한 방법의 연구가 요구되었다. 특히, 64Mb 이상급 DRAM을 실현하기 위해서는 약 1.5㎛2의 메모리셀 영역에 충분한 축정용량을 확보할 수 있는 구조의 개발이 필요하다. 이를 위해 4Mb 및 16Mb DRAM에서 사용되고 있는 기존의 트렌치형 커패시터를 구비하는 메모리셀을 미세화하는 방법이 연구중인데, 이러한 연구에서 해결해야 할 가장 큰 문제는 미세화에 따른 메모리셀간의 누설전류에 대한 것이다.
상기한 바와 같은 누설전류를 방지함과 동시에 64Mb 이상의 DRAM에 적용가능한 새로운 메모리셀이 제시되었는데, 도시바사가 1990년 IEDM 90, pp.647-650에 발표한 AST(Asymmetrical Stacked Trench Capacitor)가 그것이다.
제 1 도 내지 제 5 도를 참조하여 상기 AST셀을 구비한 종래의 반도체 메모리장치의 제조방법을 설명하면 다음과 같다.
제 1 도는 반도체기판내에 트렌치가 형성되어 있는 상태를 도시한 단면도로서, 소자분리막(101)이 형성되어 있는 반도체기판(100)위에 예컨대 산화막 및 질화막을 순차적으로 적층함으로써 제 1 절연막(1) 및 제 2 절연막(2)을 형성한다. 이어서, 상기 제 2 절연막(2)을 패터닝한 다음, 상기 결과물의 전면에, 예컨대 HTO(High Temperature Oxide)를 적층하여 제 3 절연막(3)을 형성한다. 계속해서 상기 제 3 절연막(3) 위에 포토레지스트를 도포한 후, 트렌치형성을 위한 마스크패턴(도시하지 않음)을 적용하여 노광 및 현상공정 등을 거쳐 포토레지스트패턴(4)을 형성한 다음, 상기 포토레지스트패턴(4)을 마스크로 하여 상기 반도체기판(100)에 소정 깊이로 트렌치를 형성한다.
제 2 도는 누설전류방지막을 형성한 상태의 단면도로서, 상기 포토레지스트패턴을 제거한 다음, 상기 트랜치(10)을 열산화시켜 상기 트렌치 내벽에 인접하는 트렌치간의 누설전류를 방지하기 위한 누설전류방지막(11)을 형성한다.
제 3 도는 커패시터의 스토리지전극과 트랜지스터의 소오스영역과의 접속부를 형성하는 공정을 도시한 것으로, 상기 제 2 도의 공정후의 결과물 전면에 포토레지스트를 도포한 다음, 소정의 마스크패턴을 적용하여 도시된 바와 같은 포토레지스트패턴(5)을 형성한다. 이어서, 상기 포토레지스트패턴(5)을 마스크로 하여 상기 누설전류방지막의 일부를 제거함으로써 접속부(CA)를 형성한다.
제 4 도는 캐패시터의 스토리지전극 및 유전체막의 형성공정을 도시한 것으로, 상기 포토레지스트패턴을 제거한 후, 결과물 전면에 제 1 도전층으로, 예컨대 불순물이 도핑된 다결정실리콘을 침적하고, 이를 전면에 치맥함으로써 커패시터의 스토리지전극(13)을 형성한다. 이어서, 상기 스로리지전극(13) 상에 유전물질을 침적하여 커패시터의 유전채막(15)을 형성한다.
제 5 도는 커패시터의 플레이트전극 및 트랜지스터 형성공정을 도시한 것으로, 상기 유전체막(15)이 형성된 결과물전면에 제 2 도전층으로, 예컨대 불순물이 도핑된 다결정실리콘을 침적하고, 이를 패터닝함으로써 커패시터의 플레이트전극(17)을 형성한다.
이와 같이 하여 상기 스토리지전극(13), 유전체막(15) 및 플레이트전극(17)으로 이루어지는 커패시터를 완성한다. 상기 커패시터 형성후, 도시된 바와 같이 절연층(19)을 형성하고, 게이트전극(21), 소오스(20) 및 드레인영역(도시하지 않음)을 형성함으로써 트랜지스터를 완성한다.
상기와 같은 제조공정에 의해 트렌치셀 커패시터를 형성할 경우, 제 5 도의 B부분에서 누설전류방지막에 의한 단차로 인해 스토리지전극(13) 형성을 위한 에치백공정시 이 부분에서 스토리지전극층이 끊어질 우려가 있으며, 이 때문에 스토리지전극층을 충분히 에치백하는 공정을 진행할 수 없게 되고 이와같이 에치백공정을 충분히 행하지 않았을 경우에는 제 5 도의 A부분에서 스토리지전극층이 반도체기판의 표면까지 들어나게 되어 후속공정 진행에 따른 커패시터 페일(Fail)을 유발하는 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 커패시터 스토리지전극을 안정적으로 형성할 수 있는 반도체 메모리장치의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 반도체 메모리장치의 제조방법은 트렌치셀 커패시터를 갖춘 반도체 메모리장치의 제조방법에 있어서, 반도체기판 소정영역에 트렌치를 형성하는 공정, 상기 트렌치내벽에 누설 전류방지막을 형성하는 공정, 상기 누설전류방지막의 소정부분을 제거하여 커패시터의 스토리지전극과 트랜지스터의 소오스영역과의 접속부를 형성하는 공정, 상기 결과를 전면에 커패시터 스토리지전극 형성을 위한 제 1 도전층을 형성하는 공정, 상기 제 1 도전층상에 보호막을 형성하는 공정, 상기 보호막을 전면에치백하여 상기 트랜치 내부에만 남기는 공정, 상기 제 1 도전층을 전면에치백하는 공정, 상기 보호막을 제거하는 공정, 상기 제 1 도전층상에 유전체막을 형성하는 공정, 상기 유전체막상에 제 2 도전층을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기한 바와같이 본 발명은 스토리지전극 형성을 위한 제 1 도전층을 침적한 후 제 1 도전층상에 보호막(Capping layer)을 형성하고 이 보호막을 먼저 에치백한 다음 이어서 상기 제 1 도전층을 에치백하여 스토리지전극을 형성함으로써 제 1 도전층중에서 스토리지전극이 될 부분이 상기 보호막에 의해 보호되므로 제 1 도전층을 충분히 에치백할 수 있는 공정마진이 확보되며, 스토리지전극의 끊어짐(open)이나 얇아짐(thinning)을 방지할 수 있다.
상기 보호막으로는 질화막을 사용하는 것이 바람직하며, 질화막의 제거는 인산(H3PO4)을 이용하여 행한다. 이때 인산에 의해 스토리지전극표면이 부분적으로 식각되어 거칠게 되는데 이로 인해 스토리전극의 표면적이 증가되어 커패시터용량이 증대되는 부수적인 효과도 얻어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
제 6 도 내지 제 10 도는 본 발명의 제 1 실시예에 의한 반도체 메모리장치의 제조방법을 나타낸 공정순서도이다.
상기 종래방법의 제 1 도 내지 제 4 도까지의 공정과 동일한 공정에 의해 스토리지전극 형성을 위한 제 1 도전층(13)을 1000Å∼2000Å 두께로 형성한 다음, 상기 제 1 도전층상에 보호막으로서 질화막(30)을 200Å∼1000Å 두께로 침적한다(제 6 도).
이어서 상기 질화막(30)을 전면에치백하여 트렌치내부에만 상기 질화막이 남도록 한다(제 7 도).
다음에 상기 질화막(30)의 에치백에 의해 부분적으로 노출된 제 1 도전층(13)을 전면에치백한다. 이때 제 1 도전층은 상기 질화막에 의해 스토리지전극이 될 부분은 보호되므로 트렌치내부에만 남도록 충분히, 예컨대 반도체기판 표면 및 소자분리막표면으로부터 0∼1500Å 정도 리세스(Recess)되도록 에치백하여 커패시터 스토리지전극(13)을 형성한다(제 8 도).
이어서 상기 질화막(30)을 인산(H3PO4)에 의해 습식식각하여 제거한다. 이때, 상기 스토리지전극(13)이 인산으로 인해 부분적으로 식각되어 표면이 거칠어지게 된다. 이어서 상기 스토리지전극(13)표면에 유전체막(15)으로서, 예컨대 ONO(Oxid/Nitride/Oxide)막을 형성한다(제 9 도).
다음에 상기 유전체막(15)이 형성된 반도체기판상에 제 2 도전층으로서, 예컨대 불순물이 도핑된 다결정실리콘을 침적한 후 이를 패터닝하여 커패시터 플레이트전극(17)을 형성한 다음 상기 플레이트전극(17)상에 절연층(19)으로서, 예컨대 HTO막을 침적한다. 이어서 통상의 공정에 의해 소오스(20) 및 드레인영역(도시하지 않음), 게이트전극(21)을 형성하여 반도체 메모리장치의 트랜스터를 완성한다.
상기한 바와같이 본 발명의 실시예에 의하면 스토리지전극형성을 위한 제 1 도전층의 에치백시 발생할 수 있는 끊어짐 및 얇아짐 현상을 막을 수 있을 뿐 아니라, 스토리전극을 트렌치내로 완전히 넣을 수 있도록 충분히 에치백할 수 있는 공정이 가능하다.
다음에 제 11 도 및 제 12 도를 참조하여 본 발명의 제 2 실시예에 의한 반도체 메모리장치의 제조방법을 설명한다.
상기 본 발명의 제 1 실시예의 제 8 도까지의 공정을 행한 후, 결과물을 산화시키면 상기 질화막(30)에 의해 보호되지 않고 노출된 부분에 산화막(40)이 형성되게 된다(제 11 도).
이어서 상기 질화막을 인산에 의해 제거하고 상기 제 1 실시예와 동일한 방법에 의해 유전체막(15), 플레이트전극(17), 절연층(19), 소오스(20) 및 드레인영역, 게이트전극을 형성한다(제 12 도).
상기와 같이 스토리지전극(13) 상부에 산화막(40)을 형성함으로써 습식식각시 또는 플레이트전극의 패터닝시에 생길 수 있는 유전체막의 손상으로 인한 스토리지전극과 플레이트전극간의 전기적 단락을 방지할 수 있다.
이상 상술한 바와같이 본 발명에 의하면, 트렌치셀 커패시터의 스토리지전극을 안정적으로 형성할 수 있으며, 스토리지전극의 표면적증가에 의해 커패시터용량을 증대시킬 수 있다.
Claims (5)
- 트렌치셀 커패시터를 갖춘 반도체 메모리장치의 제조방법에 있어서, 반도체기판 소정영역에 트렌치를 형성하는 공정, 상기 트렌치내벽에 누설전류방지막을 형성하는 공정, 상기 누설전류방지막의 소정부분을 제거하여 커패시터의 스토리지전극과 트랜지스터의 소오스영역과의 접속부를 형성하는 공정, 상기 결과물 전면에 커패시터 스토리지전극 형성을 위한 제 1 도전층을 형성하는 공정, 상기 제 1 도전층상에 보호막을 형성하는 공정, 상기 보호막을 전면에치백하여 상기 트렌치 내부에만 남기는 공정, 상기 제 1 도전층을 전면에치백하는 공정, 상기 보호막을 제거하는 공정, 상기 제 1 도전층상에 유전체막을 형성하는 공정, 상기 유전체막상에 커패시터 플레이트전극 형성을 위한 제 2 도전층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전층을 전면에 치백하는 공정후에 산화공정에 의해 노출된 상기 제 1 도전층상부에 산화막을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 보호막은 질화막으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 질화막을 제거하는 공정은 인산을 이용한 습식식각에 의해 행하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 제 2 도전층을 형성하는 공정후에 절연층을 형성하고 소오스 및 드레인영역과 게이트전극을 형성하는 공정이 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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1992
- 1992-09-16 KR KR1019920016826A patent/KR960003775B1/ko not_active IP Right Cessation
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| KR940008095A (ko) | 1994-04-28 |
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