JPS58135661A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS58135661A JPS58135661A JP1854382A JP1854382A JPS58135661A JP S58135661 A JPS58135661 A JP S58135661A JP 1854382 A JP1854382 A JP 1854382A JP 1854382 A JP1854382 A JP 1854382A JP S58135661 A JPS58135661 A JP S58135661A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高性能なモノリシック・アナログ集積回路を
要求される場合に必要となる集積回路の製造方法に関す
るものである。
要求される場合に必要となる集積回路の製造方法に関す
るものである。
従来の半導体モノリシック集積回路の場合抵抗体は主に
拡散抵抗が使用されているが、製造プロセス娯差による
抵抗値のばらつきや、抵抗温度係数が大きいなどの欠点
があり、高性能なモノリシック・アナログ集積回路を実
現できなかった。高性能なアナログ集積回路としては、
金属薄膜抵抗を用いたハイブリッド集積回路があるが、
量産性や集積性などの点で問題がある◎ 本発明は、従来の半導体集積回路製作プロセスと両立性
のある金属薄膜抵抗形成グロセスを開発することＫより
、モノリシック集積回路とハイブリッド集積回路の両者
の利点をそなえた高性能のアナログ集積回路を製造する
ことのできる製造方法を提供しようとするものである。
拡散抵抗が使用されているが、製造プロセス娯差による
抵抗値のばらつきや、抵抗温度係数が大きいなどの欠点
があり、高性能なモノリシック・アナログ集積回路を実
現できなかった。高性能なアナログ集積回路としては、
金属薄膜抵抗を用いたハイブリッド集積回路があるが、
量産性や集積性などの点で問題がある◎ 本発明は、従来の半導体集積回路製作プロセスと両立性
のある金属薄膜抵抗形成グロセスを開発することＫより
、モノリシック集積回路とハイブリッド集積回路の両者
の利点をそなえた高性能のアナログ集積回路を製造する
ことのできる製造方法を提供しようとするものである。
以下図面にもとづいて本発明を説明する。
第１図（Ａ）、 （Ｂ）、 （ｃ）Ｆｉ薄膜抵抗体の製
造方法を説明するための断面図である。第１図（Ａ）に
おいて、半導体基盤１上にはトランジスタ（例えばコレ
クタ２．ベース５＃エミツタ４で構成している）。
造方法を説明するための断面図である。第１図（Ａ）に
おいて、半導体基盤１上にはトランジスタ（例えばコレ
クタ２．ベース５＃エミツタ４で構成している）。
抵抗体、コンデンサなどの素子が通常の集積回路製作プ
ロセスで作り込まれている。前記半導体基盤１上に絶縁
皮膜５を介してＴａ２Ｎを反応性スパッタリングによシ
形成した後、通常の７オトリノグラフイ（以下）ｔトリ
フ作業という）によりＴａ２Ｎをパターン形成し抵抗体
６を形成する０次にこの上から通常の蒸着装置を用いて
ｄを蒸着した後、フォトリソ作業でパターン形成を行な
い、抵抗体６と他の素子とを接続する部分（コンタクト
）のｈｅだけを残し、インターフェイス電極７を形成す
る□。その後抵抗体６をｓｏｏ を程度で熱処理、酸化
を行って抵抗の安定化、抵抗値調整をはかり、所望の抵
抗特性にする。この際前記インターフェイス電極７で覆
われていない領域の抵抗体は酸化皮膜８ができる。（第
１図（Ｂ））その後再び髪を蒸着し、フォトリソ作業に
より各素子を接続するための配線パターン形成を行なう
。（第１図（Ｃ））この作業の際、Ａｅエツチング液が
前記インターフェイス材電極７ｔでエツチングをしてし
まうとＴａ２Ｎ抵抗体６の地膚が露出して信頼性を低下
させる恐れがあるため、第２図に示すように、配ｌｌｐ
、ｅパターン９を前記インターフェイスＡｅ電極７より
一回り大きくニジて、エツチングの際に前記インターフ
ェイス入／電極７がエツチングされないように工夫して
いる。
ロセスで作り込まれている。前記半導体基盤１上に絶縁
皮膜５を介してＴａ２Ｎを反応性スパッタリングによシ
形成した後、通常の７オトリノグラフイ（以下）ｔトリ
フ作業という）によりＴａ２Ｎをパターン形成し抵抗体
６を形成する０次にこの上から通常の蒸着装置を用いて
ｄを蒸着した後、フォトリソ作業でパターン形成を行な
い、抵抗体６と他の素子とを接続する部分（コンタクト
）のｈｅだけを残し、インターフェイス電極７を形成す
る□。その後抵抗体６をｓｏｏ を程度で熱処理、酸化
を行って抵抗の安定化、抵抗値調整をはかり、所望の抵
抗特性にする。この際前記インターフェイス電極７で覆
われていない領域の抵抗体は酸化皮膜８ができる。（第
１図（Ｂ））その後再び髪を蒸着し、フォトリソ作業に
より各素子を接続するための配線パターン形成を行なう
。（第１図（Ｃ））この作業の際、Ａｅエツチング液が
前記インターフェイス材電極７ｔでエツチングをしてし
まうとＴａ２Ｎ抵抗体６の地膚が露出して信頼性を低下
させる恐れがあるため、第２図に示すように、配ｌｌｐ
、ｅパターン９を前記インターフェイスＡｅ電極７より
一回り大きくニジて、エツチングの際に前記インターフ
ェイス入／電極７がエツチングされないように工夫して
いる。
上記に示した方法は次のような利点を有する。
いたＮ％Ｃｒ−ＡｔＩ、 Ｍｅ−Ａｕ等を使わず、集積
回路技術において現在一般に用いられている紹を使うこ
とＫよって、薄膜抵抗体と集積回路とのモノリフツク化
が容１になる。
回路技術において現在一般に用いられている紹を使うこ
とＫよって、薄膜抵抗体と集積回路とのモノリフツク化
が容１になる。
また抵抗体６と配ｍＡ６パターン９との関に配線Ａｅハ
ターン９より一回り小さいインターフェイス電極電極７
をもうけることにより、抵抗の安定化。
ターン９より一回り小さいインターフェイス電極電極７
をもうけることにより、抵抗の安定化。
抵抗値調整が容易に行なわれ、かつ他の素子との良好な
コンタクトを得ることができる０実際に、インターフェ
イスＡｅ電極７ｒをもうけない場合には、配ｌｌＡｌ！
を蒸着する前にコンタクトを得るために、抵抗表面を覆
った酸化皮膜の一部をエツチングにより取り除くという
困難な工程が必Ｉ！になってしまう。
コンタクトを得ることができる０実際に、インターフェ
イスＡｅ電極７ｒをもうけない場合には、配ｌｌＡｌ！
を蒸着する前にコンタクトを得るために、抵抗表面を覆
った酸化皮膜の一部をエツチングにより取り除くという
困難な工程が必Ｉ！になってしまう。
なお上記に示した方法においては薄膜抵抗体６としてＴ
ａ２Ｎを用い、九が、その他の材料を用いるこ１・ とも可能である。を九薄膜抵抗体６にセンナ機能をもた
せることもできる。
ａ２Ｎを用い、九が、その他の材料を用いるこ１・ とも可能である。を九薄膜抵抗体６にセンナ機能をもた
せることもできる。
以上述べたように、本発明では、従来の半導体集積回路
製作プロセスと両立性のある金属薄膜抵抗製作プロセス
を開発することにより、モノリシック集積回路とハイブ
リッド集積回路の両者の利点をそなえた高性能なアナロ
グ集積回路の製作を可能にしている＠
製作プロセスと両立性のある金属薄膜抵抗製作プロセス
を開発することにより、モノリシック集積回路とハイブ
リッド集積回路の両者の利点をそなえた高性能なアナロ
グ集積回路の製作を可能にしている＠
第１図（Ａ） （Ｂ） （Ｃ）は薄膜抵抗体の形成方法
を説明するための断面図、第２図は第１図（Ｃ）の要部
レイアウト図で、Ａ−Ａｌｌは第１図の断面図の一部に
対応する切断面の位置を示している。 １・・・半導体基盤、５・・・酸化皮膜、６・・・Ｔａ
２Ｎ薄膜ｄ〜、７・・・インター７エイ籾電極、８・・
・Ｔａ酸化皮膜、９・・・配線Ａｅ０
を説明するための断面図、第２図は第１図（Ｃ）の要部
レイアウト図で、Ａ−Ａｌｌは第１図の断面図の一部に
対応する切断面の位置を示している。 １・・・半導体基盤、５・・・酸化皮膜、６・・・Ｔａ
２Ｎ薄膜ｄ〜、７・・・インター７エイ籾電極、８・・
・Ｔａ酸化皮膜、９・・・配線Ａｅ０
Claims (1)
- 半導体集積回路の表面絶縁皮膜上に薄膜抵抗体を形成し
たのちこの薄膜抵抗体上にインターフェイスＡｅ電極を
形成し、その後熱処理、酸化を行なってから前記インタ
ーフェイス超電極を覆うようにするととも゛に集積回路
表面の所定部分にＡｅ配線パターンを形成することを特
徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1854382A JPS58135661A (ja) | 1982-02-08 | 1982-02-08 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1854382A JPS58135661A (ja) | 1982-02-08 | 1982-02-08 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58135661A true JPS58135661A (ja) | 1983-08-12 |
| JPS6347274B2 JPS6347274B2 (ja) | 1988-09-21 |
Family
ID=11974544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1854382A Granted JPS58135661A (ja) | 1982-02-08 | 1982-02-08 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135661A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244865A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244868A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244866A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| US7030728B2 (en) * | 2002-01-04 | 2006-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layout and method to improve mixed-mode resistor performance |
-
1982
- 1982-02-08 JP JP1854382A patent/JPS58135661A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244865A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244868A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| JPS63244866A (ja) * | 1987-03-31 | 1988-10-12 | Fujitsu General Ltd | 薄膜ハイブリツドｉｃ用基板 |
| US7030728B2 (en) * | 2002-01-04 | 2006-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Layout and method to improve mixed-mode resistor performance |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347274B2 (ja) | 1988-09-21 |
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