JPH0317215B2 - - Google Patents
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- JPH0317215B2 JPH0317215B2 JP26449684A JP26449684A JPH0317215B2 JP H0317215 B2 JPH0317215 B2 JP H0317215B2 JP 26449684 A JP26449684 A JP 26449684A JP 26449684 A JP26449684 A JP 26449684A JP H0317215 B2 JPH0317215 B2 JP H0317215B2
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- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 47
- 239000002184 metal Substances 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 229910018885 Pt—Au Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001846 repelling effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、ハイブリツドICに用いられるコン
デンサ又は抵抗すなわち個別素子の製造方法に関
する。
デンサ又は抵抗すなわち個別素子の製造方法に関
する。
(従来の技術)
半導体技術の進歩に伴い、自動車電装品、ビデ
オ、チユーナー等の広範囲の分野でIC、LSI等が
採用されて、これらの装置は小型化、高信来性化
してきた。これを更に進めるために、従来個別半
導体やコンデンサ、抵抗等で構成されている周辺
装置もIC化の要求が高まつている。そのため、
近年これらを印刷形成した基板上に直接マウント
したハイブリツドICが注目される様になつた。
オ、チユーナー等の広範囲の分野でIC、LSI等が
採用されて、これらの装置は小型化、高信来性化
してきた。これを更に進めるために、従来個別半
導体やコンデンサ、抵抗等で構成されている周辺
装置もIC化の要求が高まつている。そのため、
近年これらを印刷形成した基板上に直接マウント
したハイブリツドICが注目される様になつた。
高性能、高信頼性のハイブリツドICが要求さ
れる際、このICを構成する各素子は個別に高精
度、高品質、高信頼性のものであることが要求さ
れる。従来の個別素子をコンデンサを例にとつて
説明すれば「集積回路(INTEGRATED
CIRCUITS)」(近代科学社刊)242ページ〜243
ページに記載されている様な二酸化シリコン・コ
ンデンサがあげられる。これは同文献243ページ
に記載されている効果の他に写真技術により電極
の大きさを極めて正確に形成できるので、容量を
正確に定めることができるという長所を有する。
れる際、このICを構成する各素子は個別に高精
度、高品質、高信頼性のものであることが要求さ
れる。従来の個別素子をコンデンサを例にとつて
説明すれば「集積回路(INTEGRATED
CIRCUITS)」(近代科学社刊)242ページ〜243
ページに記載されている様な二酸化シリコン・コ
ンデンサがあげられる。これは同文献243ページ
に記載されている効果の他に写真技術により電極
の大きさを極めて正確に形成できるので、容量を
正確に定めることができるという長所を有する。
通常用いられているコンデンサは、上記のもの
を改良したもので、これを第2図に示す。
を改良したもので、これを第2図に示す。
第2図において、コンデンサはSi基板21上に
酸化膜22が形成され、酸化膜22上には金属電
極層23が形成されて構成される。Si基板21
は、P型又はN型の不純物を含み抵抗が小さくな
つている。基板21の肩部分は段になつておりこ
の上を酸化膜22からなる絶縁層により被覆され
ている。これは、コンデンサの誘電体をなすとと
もに配線基板24に形成された導電層25に接続
する為のワイヤ26とSi基板21が短絡しない様
にする為である。段差がないと、基板21を分割
する際に用いるカツターによつて図に示すaの領
域の様に酸化膜22が欠け、基板が露出するから
である。その為、ワイヤ26がたるんだ際には、
これを支える絶縁層が必要となり、図に示すbの
領域の肩部分が必要となるのである。
酸化膜22が形成され、酸化膜22上には金属電
極層23が形成されて構成される。Si基板21
は、P型又はN型の不純物を含み抵抗が小さくな
つている。基板21の肩部分は段になつておりこ
の上を酸化膜22からなる絶縁層により被覆され
ている。これは、コンデンサの誘電体をなすとと
もに配線基板24に形成された導電層25に接続
する為のワイヤ26とSi基板21が短絡しない様
にする為である。段差がないと、基板21を分割
する際に用いるカツターによつて図に示すaの領
域の様に酸化膜22が欠け、基板が露出するから
である。その為、ワイヤ26がたるんだ際には、
これを支える絶縁層が必要となり、図に示すbの
領域の肩部分が必要となるのである。
次に第3図a〜cによりこのコンデンサの製造
方法を説明する。第3図aはシリコン基板21に
溝31が形成され、その表面に酸化膜22が形成
され、その上にレジスト層32が形成されている
状態を示す。溝31は平面的には升目状をなして
おり、その幅は、ダイス状に分割する為に用いる
カツターの刃よりも太く、深さは、10〜30μmが
好ましい。カツターの刃よりも太くする理由は、
刃がこの溝31の側面に接触しこの側面や、後に
分割して前述の段差の肩部分となるbの領域の酸
化膜22に欠けを生じさせない為である。
方法を説明する。第3図aはシリコン基板21に
溝31が形成され、その表面に酸化膜22が形成
され、その上にレジスト層32が形成されている
状態を示す。溝31は平面的には升目状をなして
おり、その幅は、ダイス状に分割する為に用いる
カツターの刃よりも太く、深さは、10〜30μmが
好ましい。カツターの刃よりも太くする理由は、
刃がこの溝31の側面に接触しこの側面や、後に
分割して前述の段差の肩部分となるbの領域の酸
化膜22に欠けを生じさせない為である。
次にbに示す様にこのレジスト32を露光し、
エツチングして中央部分を除去し、Pt又はAu等
の金属を真空蒸着又はスパツタ法により被着して
金属層33を形成する。この際、下地の酸化膜2
2との接着を良くする為にTi−Pt−Auの複合膜
とすることもある。
エツチングして中央部分を除去し、Pt又はAu等
の金属を真空蒸着又はスパツタ法により被着して
金属層33を形成する。この際、下地の酸化膜2
2との接着を良くする為にTi−Pt−Auの複合膜
とすることもある。
次にcに示す様にレジスト32を溶解すること
のできる有機溶剤中に浸漬してレジスト層32と
ともに不要な部分の金属層33を除去し、金属電
極層34を形成する。
のできる有機溶剤中に浸漬してレジスト層32と
ともに不要な部分の金属層33を除去し、金属電
極層34を形成する。
(発明が解決しようとする問題点)
この様なリフトオフ法により金属電極層34を
形成するが、次の様な欠点があつた。
形成するが、次の様な欠点があつた。
すなわち、第3図aに示す様に、基板には溝3
1が形成されている為、レジスト32の溝31に
対するステツプカバーが困難なことである。この
為、溝31の肩部分で絶縁層22が露出し、ここ
に被着した金属層33は第3図cの様にリフトオ
フにより除去しきれずに残存することになる。金
属層33が残ると、コンデンサの電極の大きさが
変化してコンデンサの容量が不正確となる。その
為、これを搭載したハイブリツトICの性能が劣
化する。
1が形成されている為、レジスト32の溝31に
対するステツプカバーが困難なことである。この
為、溝31の肩部分で絶縁層22が露出し、ここ
に被着した金属層33は第3図cの様にリフトオ
フにより除去しきれずに残存することになる。金
属層33が残ると、コンデンサの電極の大きさが
変化してコンデンサの容量が不正確となる。その
為、これを搭載したハイブリツトICの性能が劣
化する。
この様な問題点を解決する為に次の様な解決策
が用いられている。第1に、高粘度レジストを用
いて低速回転を行ない膜厚を厚くすることであ
る。ステツプカバーを完全にする為には溝31の
深さの1/2以上が好ましい。このコンデンサにお
いて溝31の深さ15μで幅100μ程度であるので、
レジスト32の厚さは7μ程度が好ましいが、実
用的な面から4〜5μに設定される。しかしなが
ら、この程度のレジスト膜層でも、露光時間は、
パターンを解像するために5〜10分もの長時間を
必要とする。又、厚くしたために、パターン寸法
の再現性も悪化する。
が用いられている。第1に、高粘度レジストを用
いて低速回転を行ない膜厚を厚くすることであ
る。ステツプカバーを完全にする為には溝31の
深さの1/2以上が好ましい。このコンデンサにお
いて溝31の深さ15μで幅100μ程度であるので、
レジスト32の厚さは7μ程度が好ましいが、実
用的な面から4〜5μに設定される。しかしなが
ら、この程度のレジスト膜層でも、露光時間は、
パターンを解像するために5〜10分もの長時間を
必要とする。又、厚くしたために、パターン寸法
の再現性も悪化する。
第2に、レジストを複数回塗布することであ
る。レジスト塗布を繰り返すことにより、溝31
の肩部分が緩やかになるからである。しかしなが
ら、この場合膜厚の均一性が悪くなり、露光時間
の設定が困難となり、場所によつて露光の状態が
はらつくこととなる。
る。レジスト塗布を繰り返すことにより、溝31
の肩部分が緩やかになるからである。しかしなが
ら、この場合膜厚の均一性が悪くなり、露光時間
の設定が困難となり、場所によつて露光の状態が
はらつくこととなる。
(問題点を解決するための手段)
この発明はメサエツチによる溝を有する半導体
基板の所望の領域のみに電極を形成する為に、溝
を埋めてステツプ形状を緩やかにする工程と、電
極のパターニングをする工程とを分離するととも
に溝を埋める工程に表面張力の小さいレジストを
用いるものである。
基板の所望の領域のみに電極を形成する為に、溝
を埋めてステツプ形状を緩やかにする工程と、電
極のパターニングをする工程とを分離するととも
に溝を埋める工程に表面張力の小さいレジストを
用いるものである。
(作用)
本発明は、電極のパターニングの際、既に表面
張力の小さいレジストにより溝を埋めてステツプ
形状を緩やかにしてあるので、電極パターニング
用のレジストを半導体基板上に切れ目なく塗布す
ることができる様になるとともに、電極形成に適
した条件で電極パターニング様のレジストを塗布
することができるのである。
張力の小さいレジストにより溝を埋めてステツプ
形状を緩やかにしてあるので、電極パターニング
用のレジストを半導体基板上に切れ目なく塗布す
ることができる様になるとともに、電極形成に適
した条件で電極パターニング様のレジストを塗布
することができるのである。
(実施例)
第1図a〜eは本発明の一実施例を説明する為
の工程断面図である。尚、説明の都合上、従来例
で説明した材質と同じものは、第2図と同一符号
を付している。
の工程断面図である。尚、説明の都合上、従来例
で説明した材質と同じものは、第2図と同一符号
を付している。
第1図aは、溝31が形成され、酸化膜22が
形成されたシリコン基板21に、断面形状を改善
する為、レジフト層11で溝31を埋め、リフト
オフで形成する金属電極層のパターンより大きい
パターンを公知のフオトリソ技術で形成した状態
を示す。レジスト層11は、ネガレジストが好ま
しく、この表面張力は約29dyne/cm(ドウノイ
界面張力計)である。この様なレジストは、水の
表面張力約72.75dyne/cm(20℃)より低く、段
差部での表面張力による撥じき現象はほとんど生
じない。尚、ポジ系レジストは表面張力が固型含
有率が増えるとともに増加し、塗布時の回転中に
撥じかれて、段差部が露出しやすいので、現在の
特性のままではあまり好ましくない。レジスト層
11を形成するに当たつては、30cp程度の粘度
のレジストを4000〜5000rpmの比較的高速回転で
塗布し、2〜3μの膜厚とする。ネガレジストは、
上述の様に撥じきが少ないのでこの程度の膜厚で
段差部はほとんどカバーされるか、後述のレジス
ト塗布で十分にカバーできる程度に段差を改善で
きる。更に、ネガレジストは、感度が良く紫外線
の透過性に優れ、2〜3μの膜厚でも十数秒とい
う比較的短かい露光で十分解像することができる
ので、この様にレジストを厚く塗布するときは有
効である。
形成されたシリコン基板21に、断面形状を改善
する為、レジフト層11で溝31を埋め、リフト
オフで形成する金属電極層のパターンより大きい
パターンを公知のフオトリソ技術で形成した状態
を示す。レジスト層11は、ネガレジストが好ま
しく、この表面張力は約29dyne/cm(ドウノイ
界面張力計)である。この様なレジストは、水の
表面張力約72.75dyne/cm(20℃)より低く、段
差部での表面張力による撥じき現象はほとんど生
じない。尚、ポジ系レジストは表面張力が固型含
有率が増えるとともに増加し、塗布時の回転中に
撥じかれて、段差部が露出しやすいので、現在の
特性のままではあまり好ましくない。レジスト層
11を形成するに当たつては、30cp程度の粘度
のレジストを4000〜5000rpmの比較的高速回転で
塗布し、2〜3μの膜厚とする。ネガレジストは、
上述の様に撥じきが少ないのでこの程度の膜厚で
段差部はほとんどカバーされるか、後述のレジス
ト塗布で十分にカバーできる程度に段差を改善で
きる。更に、ネガレジストは、感度が良く紫外線
の透過性に優れ、2〜3μの膜厚でも十数秒とい
う比較的短かい露光で十分解像することができる
ので、この様にレジストを厚く塗布するときは有
効である。
第1図bは、リフトオフ用のレジスト層12を
塗布し、金属電極層形成の為のパターンを形成し
た状態を示す。レジスト層12は、ポジ系レジス
トがリフトオフ用として好ましい。レジスト層1
2は、リフトオフの関係上60〜100cpの比較的高
粘度のレジストを用意し2000〜3000rpmの回転数
で2〜3μに形成するのが好ましい。尚、金属電
極層のパターンを正確に形成する為にこのリフト
オフ用のレジスト層12のパターニングは精確を
要するが、前述の断面形状改善の為のネガレジス
ト層11は、断面形状の改善の為だけに用いるの
で、それ程の精度は要しない。
塗布し、金属電極層形成の為のパターンを形成し
た状態を示す。レジスト層12は、ポジ系レジス
トがリフトオフ用として好ましい。レジスト層1
2は、リフトオフの関係上60〜100cpの比較的高
粘度のレジストを用意し2000〜3000rpmの回転数
で2〜3μに形成するのが好ましい。尚、金属電
極層のパターンを正確に形成する為にこのリフト
オフ用のレジスト層12のパターニングは精確を
要するが、前述の断面形状改善の為のネガレジス
ト層11は、断面形状の改善の為だけに用いるの
で、それ程の精度は要しない。
第1図cはこれらレジスト層11,12を形成
したシリコン基板21上にTi−Pt−Auの複合金
属層からなる金属層31を形成した状態を示す。
各層の厚さは、1000Å(Ti)、1300Å(Pt)、
3000Å(Au)が好ましい。
したシリコン基板21上にTi−Pt−Auの複合金
属層からなる金属層31を形成した状態を示す。
各層の厚さは、1000Å(Ti)、1300Å(Pt)、
3000Å(Au)が好ましい。
第1図dは、リフトオフ用のポジレジスト層1
2を溶解する有機溶剤に浸漬し、リフトオフによ
り、ポジレジスト層12とともに金属層33の不
要な部分を除去し、金属電極層34の所定のパタ
ーンを形成した状態を示す。
2を溶解する有機溶剤に浸漬し、リフトオフによ
り、ポジレジスト層12とともに金属層33の不
要な部分を除去し、金属電極層34の所定のパタ
ーンを形成した状態を示す。
第1図eは断面形状改善の為のネガレジスト1
1をRA液(関東化学、商品名)又はO2プラズマ
により除去した状態を示す。この後、シリコン基
板をダイスに分割しコンデンサが完成する。
1をRA液(関東化学、商品名)又はO2プラズマ
により除去した状態を示す。この後、シリコン基
板をダイスに分割しコンデンサが完成する。
(発明の効果)
この発明は、溝埋め、断面形状改善に、これに
適した表面張力の小さいネガレジストを用い、電
極のパターニングに、リフトオフに適したポジレ
ジストを用いたので、次の様な効果を生じる。
適した表面張力の小さいネガレジストを用い、電
極のパターニングに、リフトオフに適したポジレ
ジストを用いたので、次の様な効果を生じる。
まず第1に、リフトオフ様のポジレジスト層を
形成する際、既に断面形状が改善されているの
で、溝の角でもレジストの切れ目なく被覆するこ
とができる様になる。従つて後の工程で不要な金
属配線層を残すことなくリフトオフ工程を行なう
ことができる。
形成する際、既に断面形状が改善されているの
で、溝の角でもレジストの切れ目なく被覆するこ
とができる様になる。従つて後の工程で不要な金
属配線層を残すことなくリフトオフ工程を行なう
ことができる。
第2に、リフトオフ用のレジスト層を形成する
際、これの切れ目を考慮する必要はない為、金属
電極層のパターニングに適した様に諸条件を決定
することができる様になるので、パターニングを
極めて正確に行なえる様になる。
際、これの切れ目を考慮する必要はない為、金属
電極層のパターニングに適した様に諸条件を決定
することができる様になるので、パターニングを
極めて正確に行なえる様になる。
第3に、レジストを使用する位置に合わせて用
いる為に、二度レジスト塗布を行なうにもかかわ
らず、露光時間を短かく保つことができる。又、
リフトオフの為のレジスト層は1層のままである
から膜厚の均一性についても問題を生じない。
いる為に、二度レジスト塗布を行なうにもかかわ
らず、露光時間を短かく保つことができる。又、
リフトオフの為のレジスト層は1層のままである
から膜厚の均一性についても問題を生じない。
従つて従来の第1及び第2の問題点を解決しつ
つ容量誤差±2.5%という高性能コンデンサを製
造することができる様になる。
つ容量誤差±2.5%という高性能コンデンサを製
造することができる様になる。
尚、本発明の方法は、金属電極層下にコンタク
トを有する縦型抵抗の場合にも応用することがで
きる。
トを有する縦型抵抗の場合にも応用することがで
きる。
第1図a〜eは本発明の一実施例を説明する為
の各工程における断面図、第2図は従来のコンデ
ンサをハイブリツドIC基板に搭載した断面図、
第3図a〜cは従来の製造方法を説明する為の断
面図。 11……断面形状改善の為のレジスト層、12
……リフトオフ用のレジスト層、21……シリコ
ン基板、22……酸化膜、31……溝、32……
レジスト層、33……金属層、34……金属電極
層。
の各工程における断面図、第2図は従来のコンデ
ンサをハイブリツドIC基板に搭載した断面図、
第3図a〜cは従来の製造方法を説明する為の断
面図。 11……断面形状改善の為のレジスト層、12
……リフトオフ用のレジスト層、21……シリコ
ン基板、22……酸化膜、31……溝、32……
レジスト層、33……金属層、34……金属電極
層。
Claims (1)
- 【特許請求の範囲】 1 ダイス分割用溝を有し、少なくともこの溝の
肩部分に絶縁層が形成されたシリコン基板上面
に、選択的に電極層を形成する半導体装置の製造
方法において、 表面張力が小さい第1のレジストを前記シリコ
ン基板に塗布して第1のレジスト層を形成し前記
溝を埋める工程と、 前記第1のレジスト層の、前記電極層を形成す
る予定領域を含む領域部分を、少なくとも前記溝
部分を残すように除去する工程と、 前記第1のレジスト層を含む前記基板全面に第
2のレジスト層を形成する工程と、 前記第2のレジスト層の、前記電極層を形成す
る予定領域部分を除去する工程と、 前記基板上に導電層を形成する工程と、 前記第2のレジスト層を除去することにより、
前記導電層をパターニングして電極層を形成する
工程とを有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26449684A JPS61142761A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26449684A JPS61142761A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61142761A JPS61142761A (ja) | 1986-06-30 |
JPH0317215B2 true JPH0317215B2 (ja) | 1991-03-07 |
Family
ID=17404044
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26449684A Granted JPS61142761A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JPS61142761A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ITTO20020793A1 (it) * | 2002-09-12 | 2004-03-13 | Olivetti Jet Spa | Metodo per ricoprire selettivamente una superficie microlavorata. |
JP6557447B2 (ja) * | 2013-10-31 | 2019-08-07 | 日亜化学工業株式会社 | 半導体素子の製造方法 |
-
1984
- 1984-12-17 JP JP26449684A patent/JPS61142761A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS61142761A (ja) | 1986-06-30 |
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